JPH04283673A - Ｌｓｉのテストモード設定回路 - Google Patents

Ｌｓｉのテストモード設定回路

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JPH04283673A
JPH04283673A JP3047111A JP4711191A JPH04283673A JP H04283673 A JPH04283673 A JP H04283673A JP 3047111 A JP3047111 A JP 3047111A JP 4711191 A JP4711191 A JP 4711191A JP H04283673 A JPH04283673 A JP H04283673A
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JP
Japan
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circuit
lsi
power supply
voltage
test
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JP3047111A
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English (en)
Inventor
Haruyoshi Omata
尾俣　治義
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＬＳＩの電源電圧を変
化させることにより、該ＬＳＩを自由にテストモード状
態にするＬＳＩのテストモード設定回路に関する。
【０００２】最近の電子装置に使用される論理回路素子
（ＬＳＩ）　の高集積化動向により、該論理回路素子（
ＬＳＩ）　の構成が複雑となり、該論理回路素子（ＬＳ
Ｉ）　を搭載したＬＳＩパッケージの入出力ピンは全部
使用されてしまうことが多い。
【０００３】一方、該ＬＳＩパッケージ内の論理の複雑
化により、該ＬＳＩパッケージを装置に搭載する前にテ
ストし、該電子装置の信頼度を向上させる必要があり、
通常、該ＬＳＩパッケージにテスト回路を内蔵させてお
き、外部からの信号により、該テスト回路を駆動して、
事前テストを行うことが行われる。
【０００４】この場合、該ＬＳＩパッケージに未使用ピ
ンがなくても、該テスト回路に電源電圧を供給して、該
高集積回路（ＬＳＩ）　をテストモードとするテストモ
ード設定回路が必要とされる。
【０００５】
【従来の技術】図１７は、従来のＬＳＩパッケージのテ
ストモード設定方式を説明する図である。本図から明ら
かなように、従来では、ＬＳＩパッケージ内のテスト回
路　２のモードをテストモードに設定する為には、該Ｌ
ＳＩパッケージの未使用ピン（ＮＣピン）　を使用し、
外部回路から信号を入力していた。
【０００６】
【発明が解決しようとする課題】従って、該未使用ピン
（ＮＣ　ピン）　がないＬＳＩパッケージでは、同じＬ
ＳＩパッケージにテスト回路　２を実装することは不可
能である為、ピン数の多いＬＳＩパッケージにすること
で、該未使用ピン（ＮＣ　ピン）　を確保する必要があ
り、その結果としてＬＳＩパッケージのサイズが大きく
なり、実装密度が低く、無駄にスペースが生じたり、価
格も高くなる等の問題があった。
【０００７】又、該テスト回路　２が大規模化すればす
るほど、消費電力の面において無駄が多くなるという問
題があった。本発明は上記従来の欠点に鑑み、ＬＳＩパ
ッケージのテストモードの切り換えを簡単にし、パッケ
ージの大きさを小さく、価格を安くすることができるテ
ストモード設定方式を提供することを目的とするもので
ある。
【０００８】
【課題を解決するための手段】図１〜図５は本発明の原
理構成図であり、図１（ａ）　は定電圧回路を用いる場
合を示し、図２（ｂ）　はフォトトランジスタを使用す
る場合を示し、図３（ｃ）　はフォトダイオードを使用
する場合を示し、図４（ｄ）　はフォトトランジスタを
駆動したときの出力信号でサイリスタをゲートする場合
を示し、図５（ｅ）　はフォトトランジスタを駆動した
ときの出力信号で、パルス発生回路を駆動し、該生成さ
れたパルスをパルス検出回路が検知した信号で、例えば
、電界効果トランジスタをゲートする場合を示している
。上記の問題点は下記の如くに構成されたＬＳＩのテス
トモード設定方式によって解決される。
【０００９】（１）　高集積回路（ＬＳＩ）　を主回路
　１とテスト回路　２から構成し、該テスト回路　２に
電源を供給して該高集積回路（ＬＳＩ）　をテストモー
ドとするＬＳＩのテストモード設定回路であって、該テ
スト回路　２に対する電源供給を、少なくとも、定電圧
回路　３１　を介して行う構成とし、該定電圧回路　３
１　と電源との間に、電源電圧が通常の電圧以上を示し
たことを検出する回路、例えば、ツェナーダイオード　
４０，４１を介入させ、該主回路　１に対する電源電圧
を通常電圧以上にして、上記ツェナーダイオード４０，
４１にツェナ破壊を起こさせ、該電源電圧を上記定電圧
回路　３１　を介して、テスト回路　２に直接的に供給
し、該高集積回路（ＬＳＩ）　をテストモードとするよ
うに構成する。
【００１０】（２）　上記ＬＳＩの電源電圧を変化させ
て、ＬＳＩをテストモードとする回路であって、該テス
ト回路　２に対する電源供給を、フォトトランジスタ　
３２，又は、フォトダイオード　３３　を介して行うよ
うに構成し、該フォトトランジスタ　３２，又は、フォ
トダイオード　３３　と電源との間に、例えば、ツェナ
ーダイオード　４０，４１を介入させ、該主回路　１に
対する電源電圧を通常電圧以上にして、上記ツェナーダ
イオード４０，４１にツェナ破壊を起こさせ、該フォト
トランジスタ　３２，又は、フォトダイオード　３３　
を駆動することで、上記主回路　１に対する電源電圧を
間接的に使用して、上記テスト回路　２に電源を供給し
て、該高集積回路（ＬＳＩ）　をテストモードとするよ
うに構成する。
【００１１】（３）　上記ＬＳＩの電源電圧を変化させ
て、ＬＳＩをテストモードとする回路であって、該テス
ト回路　２に対する電源供給を、フォトトランジスタ　
３２，又は、フォトダイオード　３３　を駆動したとき
に生成される電圧で、サイリスタ　３４　をゲートして
行うように構成し、該フォトトランジスタ　３２，又は
、フォトダイオード　３３　と電源との間に、例えば、
ツェナーダイオード　４０，４１を介入させ、該主回路
　１に対する電源電圧を通常電圧以上にして、上記ツェ
ナーダイオード４０，４１にツェナ破壊を起こさせ、該
フォトトランジスタ　３２，又は、フォトダイオード　
３３　を駆動することで、上記主回路　１に対する電源
電圧を間接的に使用して、上記サイリスタ　３４　をゲ
ートし、上記テスト回路　２に電源を供給して、該高集
積回路（ＬＳＩ）　をテストモードとするように構成す
る。
【００１２】（４）　上記ＬＳＩの電源電圧を変化させ
て、ＬＳＩをテストモードとする回路であって、該テス
ト回路　２に対する電源供給を、フォトトランジスタ　
３２，又は、フォトダイオード　３３　を駆動したとき
に生成される電圧を、パルス発生回路　３５　に印加し
て発生したパルスをパルス検出回路　１０　で検出し、
該検出出力　（但し、ＴＴＬ　レベル）　で、テスト回
路　２の電源の“オン”，“オフ”するように構成し、
該フォトトランジスタ　３２，又は、フォトダイオード
　３３　と電源との間に、例えば、ツェナーダイオード
　４０，４１を介入させ、該主回路　１に対する電源電
圧を一定時間通常電圧以上にして、上記ツェナーダイオ
ード　４０，４１にツェナ破壊を起こさせ、該フォトト
ランジスタ　３２，又は、フォトダイオード　３３　を
駆動することで、上記主回路　１に対する電源電圧を間
接的に使用して、上記パルス発生回路　３５　を駆動し
、生成されたパルスを上記パルス検出回路　１０　で検
出して、上記テスト回路　２の電源を“オン”，“オフ
”して、該高集積回路（ＬＳＩ）　をテストモードとす
るように構成する。
【００１３】
【作用】即ち、本発明においては、ＬＳＩの電源電圧の
変化を検出する回路として、例えば、ツェナーダイオー
ドを設けて、該ＬＳＩの電源電圧を通常以上に変化した
ときに発生するツェナ破壊を利用して、該ツェナ破壊を
起こした電圧を、テスト回路用の定電圧回路に入力し、
テスト回路に電源を供給するようにして該高集積回路を
テストモードとするようにしたものである。
【００１４】又、該ツェナ破壊で得られる電圧を、フォ
トトランジスタ，又は、フォトダイオードに供給し、該
フォトトランジスタ，又は、フォトダイオードを駆動す
ることで、主回路に対する電源を間接的に使用して、テ
スト回路に電源を供給するようにしたものである。
【００１５】又、該ツェナ破壊で得られる電圧を、フォ
トトランジスタ，又は、フォトダイオードに供給し、該
フォトトランジスタ，又は、フォトダイオードを駆動す
ることで、主回路に対する電源を間接的に使用する電圧
をサイリスタを制御するゲート電圧に利用し、該サイリ
スタをゲートして、テスト回路に電源を供給するように
したものである。
【００１６】又、該ツェナ破壊で得られる電圧を、フォ
トトランジスタ，又は、フォトダイオードに供給し、該
フォトトランジスタ，又は、フォトダイオードを駆動す
ることで、主回路に対する電源を間接的に使用する電圧
を用いて、パルス発生回路、例えば、シュミットトリガ
付きインバータ回路を駆動してパルスを発生させ、該発
生したパルスをパルス検出回路で検出して、例えば、ト
ランジスタトランジスタ論理（ＴＴＬ）　レベルの信号
に変換して、電界効果トランジスタ（ＦＥＴ）　をゲー
トし、テスト回路に電源を供給するようにしたものであ
る。
【００１７】従って、ツェナーダイオードを利用して、
ＬＳＩ回路に対する電源電圧を通常電圧以上に変化させ
るだけで、テスト回路の電源を、主回路に対する電源で
直接的に，　又は、間接的にスイッチングし、テスト回
路にテストモード動作時のみの電源を供給することがで
き、高集積回路（ＬＳＩ）　に対するテストモードの設
定が容易となり、且つ、該テスト回路での消費電力を削
減できる効果がある。又、パッケージ（プリント板）の
大きさを小さくすることで、高密度実装が可能となり、
価格を低減させる事ができる効果も得られる。
【００１８】
【実施例】以下本発明の実施例を図面によって詳述する
。前述の図１〜図５は本発明の原理構成図であり、図６
〜図１６は、本発明の一実施例を示した図である。
【００１９】本発明においては、テスト回路　２に対す
る電源供給を、ＬＳＩの電源電圧を変化させることによ
り行うのに、例えば、ツェナーダイオード４０，４１を
介して、そのツェナー電圧を直接的に定電圧回路　３に
供給して行うか、又は、フォトトランジスタ　３２　／
フォトダイオード　３３　に供給して間接的に行うか、
又は、フォトトランジスタ　３２　／フォトダイオード
　３３　に供給して、間接的に、サイリスタ　３４のゲ
ートに電圧を印加して行うか、又は、フォトトランジス
タ　３２　／フォトダイオード　３３　に供給して、間
接的に、パルス発生回路　（シュミットトリガ付きイン
バータ回路）　３５に与え、該パルス発生回路で生成し
たパルスをパルス検出回路　１０　で検出してＴＴＬ　
レベルに変換し、電界効果トランジスタ　３６　をゲー
トして行うかの構成とし、ＬＳＩ　の電源電圧を、通常
使用の電圧より高くして、上記ツェナーダイオード　４
０，４１にツェナ破壊を起こさせ、主回路に対する電源
電圧を、直接的に、又は、間接的にテスト回路　２に供
給して、該高集積回路（ＬＳＩ）をテストモードとする
手段が、本発明を実施するのに必要な手段である。尚、
全図を通して同じ符号は同じ対象物を示している。
【００２０】以下、図１〜図５を参照しながら、図６〜
図１６によって、本発明のＬＳＩのテストモード設定方
式を説明する。本発明のＬＳＩのテストモード設定方式
は、主回路　１とテスト回路　２とから構成される高集
積回路（以下、ＬＳＩという）　の電源電圧を変化させ
ることにより、テスト回路　２の電源をスイッチングす
るものである。
【００２１】その為、本実施例においては、上記ＬＳＩ
の電源電圧の変化を検出する為の手段として、例えば、
ツェナ電圧を持つツェナーダイオード　４０，４１を、
該ＬＳＩの電源とテスト回路　２への電源供給回路との
間に介入させる構成とする。
【００２２】以下、該テスト回路　２への電源供給回路
として、種々の構成例が考えられるので、それを図面に
よって順に説明する。■　　テスト回路への電源供給回
路として定電圧回路を使用する場合： 図１（ａ）　が、テスト回路　２への電源供給回路とし
て定電圧回路を使用する場合の原理図，且つ実施例であ
る。
【００２３】ＬＳＩの電源電圧が通常電圧以内の場合は
、定電圧回路　５０　を通って主回路　１の電源に電圧
が印加され、ツェナーダイオード４０，４１によってテ
スト回路　２への電源供給を“オフ”状態にする。
【００２４】ここで、該ＬＳＩの電源電圧が通常電圧以
上になると、上記ツェナーダイオード　４０，４１がツ
ェナ破壊を起こし、該電源電圧が、定電圧回路　３１，
フィルタ　３１ａを通って、テスト回路　２の、図示さ
れていない電源部に印加される。
【００２５】この結果、テスト回路　２の電源が“オン
”状態となり、該ＬＳＩをテストモードの状態にするこ
とができる。このように、本実施例においては、ＬＳＩ
の電源電圧を変化させてテスト回路　２の電源をオン／
オフ制御することで、自由に、該ＬＳＩをテストモード
状態にすることができる。
【００２６】又、ツェナーダイオード　４０，４１のツ
ェナ破壊を利用して、テスト回路　２に電源を供給する
形式では、該ＬＳＩが通常動作のときには、テスト回路
　２での電力消費を無くすることができる特徴がある。
【００２７】■　　テスト回路への電源供給回路として
、フォトトランジスタ／フォトダイオードを使用する場
合： 図２（ｂ）　，図３（ｃ）　は、テスト回路への電源供
給回路として、フォトトランジスタ／フォトダイオード
を使用する場合の原理構成図である。
【００２８】ＬＳＩ内の主回路　１とテスト回路　２の
電源を別電源，或いは、共通電源として構成すると共に
、該ＬＳＩの電源電圧が通常電圧以内の場合には、定電
圧回路　５０　を通って主回路　１の電源に電圧が印加
され、ツェナーダイオード　４０，４１によって、テス
ト回路　２への電源供給を“オフ”状態にする。
【００２９】該ＬＳＩへの電源電圧を通常の電圧以上に
すると、該ツェナーダイオード　４０，４１がツェナ破
壊を起こし、電源電圧がフォトトランジスタ　３２，又
は、フォトダイオード　３３　を経て、間接的に、該テ
スト回路　２に電源電圧が印加される。
【００３０】この結果、該テスト回路　２の電源が“オ
ン”状態となり、該ＬＳＩはテストモード状態となる。 又、フォトトランジスタ　３２，又は、フォトダイオー
ド　３３　を使用して、間接的に、テスト回路　２に電
源が印加される構成とすることで、過電圧電流によるテ
スト回路　２の破壊を保護することができる。
【００３１】このような回路構成で、テスト回路　２の
電源をオン／オフ制御することで、自由に、該ＬＳＩを
テストモード状態にする事ができる。図２（ｂ）　は、
フォトトランジスタ　３２　を使用した場合を示し、図
３（ｃ）　はフォトダイオード　３３　を使用した場合
を示している。又、図６（ａ）　は、フォトトランジス
タ　３２　を使用して、且つ、テスト回路　２への電源
供給を主回路　１への電源とは別の電源（Ｖｃｃ２，Ｇ
ＮＤ２）　で供給する場合　（別電源タイプ）　を示し
、図７（ｂ）　は、同じ別電源タイプで、上記フォトト
ランジスタ　３２　の代わりに、フォトダイオード　３
３　を使用した場合を示している。
【００３２】このように構成することで、ツェナーダイ
オード　４０，４１，フォトトランジスタ３２　／フォ
トダイオード　３３　を利用して、テスト回路　２への
電源をオン／オフすることができ、ＬＳＩが通常動作時
には、該テスト回路　２での消費電力を無くすることが
できる特徴が得られる。
【００３３】■　　テスト回路への電源供給回路として
、フォトトランジスタ／フォトダイオードと、サイリス
タを使用する場合：図４（ｄ）　は、テスト回路への電
源供給回路として、フォトトランジスタ／フォトダイオ
ードとサイリスタを使用する場合の原理構成図である。
【００３４】ＬＳＩ内の主回路　１とテスト回路　２の
電源を別電源，或いは、共通電源として構成すると共に
、該ＬＳＩの電源電圧が通常電圧以内の場合には、定電
圧回路　５０　を通って主回路　１の電源に電圧が印加
され、ツェナーダイオード　４０，４１によって、テス
ト回路　２への電源供給を“オフ”状態にする。
【００３５】該ＬＳＩへの電源電圧を通常の電圧以上に
すると、該ツェナーダイオード　４０，４１がツェナ破
壊を起こし、電源電圧がフォトトランジスタ　３２，又
は、フォトダイオード　３３　を経て、間接的に、サイ
リスタ　３４　のゲートに電圧を印加することで、テス
ト回路　２の電源に電圧が印加される。
【００３６】この結果、テスト回路　２の電源は“オン
”状態となり、ＬＳＩはテストモードの状態にすること
ができる。又、フォトトランジスタ　３２，又は、フォ
トダイオード　３３　を介して、サイリスタ　３４　を
使用し、間接的に、テスト回路　２に電源が印加される
構成とすることで、過電圧電流によるテスト回路　２の
破壊を保護することができる。
【００３７】このような回路構成で、テスト回路　２の
電源をオン／オフ制御することで、自由に、該ＬＳＩを
テストモード状態にする事ができる。前述のように、図
４（ｄ）　は、フォトトランジスタ　３２，サイリスタ
　３４　を使用した場合の原理構成例を示し、図８（ｃ
）　は、フォトトランジスタ　３２，サイリスタ　３４
　を使用して、且つ、サイリスタ　３４　のゲート制御
用に、主回路　１への電源とは別の電源（Ｖｃｃ２，Ｇ
ＮＤ２）　で供給する場合　（別電源タイプ）　を示し
、図９（ｄ）　は、同じ別電源タイプの他の例を示し、
図１０（ｅ）　は、フォトトランジスタ　３２　の代わ
りに、フォトダイオード　３３　を使用した共通電源タ
イプの例を示し、図１１（ｆ）は、フォトダイオード　
３３　を使用した場合での別電源タイプを示し、図１２
（ｇ）は、フォトダイオード　３３　を使用した別電源
タイプの別の例を示している。
【００３８】このように構成することで、ツェナーダイ
オード　４０，４１，フォトトランジスタ３２　／フォ
トダイオード　３３，サイリスタ　３４　を利用して、
テスト回路　２への電源をオン／オフすることができ、
ＬＳＩが通常動作時には、該テスト回路　２での消費電
力を無くすることができる特徴が得られる。
【００３９】■　　テスト回路への電源供給回路として
、フォトトランジスタ／フォトダイオードと，　パルス
発生回路を使用する場合：図５（ｅ）　は、テスト回路
への電源供給回路として、フォトトランジスタ／フォト
ダイオードと，　パルス発生回路を使用する場合の原理
構成図である。
【００４０】ＬＳＩ内の主回路　１とテスト回路　２の
電源を別電源，或いは、共通電源として構成すると共に
、該ＬＳＩの電源電圧が通常電圧以内の場合には、定電
圧回路　５０　を通って主回路　１の電源に電圧が印加
され、ツェナーダイオード　４０，４１によって、テス
ト回路　２への電源供給を“オフ”状態にする。
【００４１】該ＬＳＩへの電源電圧を、ある一定時間の
間、通常電圧以上にした場合、即ち、パルス的な電圧を
与えた場合、該１回目の電源電圧のパルス的な変動で、
該ＬＳＩをテストモードの状態とすることができ、２回
目の電源電圧のパルス的な変動で、該ＬＳＩをテストモ
ードの状態を解除して、通常の動作モードにすることが
できる。
【００４２】先ず、電源電圧が、一定時間の間、通常電
圧以上になると、ツェナーダイオード　４０，４１はツ
ェナ破壊を起こし、電源電圧がフォトトランジスタ　３
２，又は、フォトダイオード　３３　に印加され、フォ
トトランジスタ　３２，又は、フォトダイオード３３　
を駆動すると共に、パルス発生回路、例えば、図示のシ
ュミットトリガ付きインバータ回路　３５　の出力が、
例えば、“Ｈ”状態となる。
【００４３】この信号は、パルス検出回路　１０　で検
知され、トランジスタトランジスタ論理（ＴＴＬ）　レ
ベルのオン信号に変換されて、電界効果トランジスタ（
ＦＥＴ）　３６のゲート（Ｇ）　に印加され、該電界効
果トランジスタ（ＦＥＴ）　３６のドレイン（Ｄ）　端
子からテスト回路　２の電源を“オン”とするように作
用する。
【００４４】次に、該電源電圧が２回目の、一定時間の
間、通常電圧以上になると、上記１回目と同様の動作を
経て、パルス検知回路　１０　で検知されることで、ト
ランジスタトランジスタ論理（ＴＴＬ）　レベルのオフ
信号に変換されて、電界効果トランジスタ（ＦＥＴ）　
３６のゲート（Ｇ）　に印加され、該電界効果トランジ
スタ（ＦＥＴ）　３６のドレイン（Ｄ）　端子からテス
ト回路　２の電源を“オフ”とするように作用する。
【００４５】このような回路構成で、テスト回路　２の
電源をオン／オフ制御することで、自由に、該ＬＳＩを
テストモード状態にする事ができる。この電源電圧変動
パルス方式で、フォトトランジスタ　３２　を使用した
場合の原理構成例が、上記図５（ｅ）　に示されている
。
【００４６】図１３（ｈ）　は、同じ、フォトトランジ
スタ　３２　を使用した場合で、フォトトランジスタ　
３２　に主回路　１への電源とは別の電源（Ｖｃｃ２，
ＧＮＤ２）　で供給し、更に、テスト回路　２に対して
は、別の電圧（Ｖｃｃ３，ＧＮＤ３）　で供給する場合
　（別電源タイプ）の構成例を示している。
【００４７】図１４（ｉ）　は、上記図５（ｅ）　と同
じ構成で、フォトトランジスタ　３２　の代わりに、フ
ォトダイオード　３３　を使用した場合を示し、図１５
（ｊ）　は上記図１３（ｈ）と同じ別電源タイプで、フ
ォトトランジスタ　３２　の代わりに、フォトダイオー
ド３３　を使用した場合を示している。
【００４８】図１６（ｋ１）〜（ｋ４）は、上記パルス
検出回路　１０　の具体的な構成例を示しており、図１
６（ｋ１）は、アンド回路で構成した場合を示し、図１
６（ｋ２）は、通常のフリップフロップで構成した場合
を示し、図１６（ｋ３）は、Ｄ型フリップフロップで構
成した場合を示し、図１６（ｋ４）は、Ｊ−Ｋ型フリッ
プフロップで構成した場合を示している。何れの場合も
パルスが一つ入力される毎に、出力がオン／オフとなる
回路となっている。
【００４９】上記のように構成することで、ツェナーダ
イオード　４０，４１，　フォトトランジスタ　３２　
／フォトダイオード　３３，パルス発生回路（シュミッ
トトリガ付きインバータ回路）３５，　電界効果トラン
ジスタ（ＦＥＴ）　３６を利用して、テスト回路　２へ
の電源をオン／オフすることができ、ＬＳＩが通常動作
時には、該テスト回路　２での消費電力を無くすること
ができる特徴が得られる。
【００５０】又、上記■〜■で説明した構成例では、テ
ストモード時には、電源電圧を通常電圧以上に設定おく
必要があるが、本■で説明した構成の場合には、テスト
モードのオン／オフ時に、ある一定時間の間のみ、電源
電圧を通常電圧以上に設定することで、該ＬＳＩをテス
トモードの状態にすることができ、該テストモードの設
定が容易で、且つ、電力消費量を削減することができる
効果が得られる。
【００５１】
【発明の効果】以上、詳細に説明したように、本発明の
ＬＳＩのテストモード設定回路は、テスト回路　２に対
する電源供給を、ＬＳＩの電源電圧を変化させることに
より行うのに、例えば、ツェナーダイオード　４０，４
１を介して、主回路　１に対する電源電圧を直接的に定
電圧回路　３１　に供給して行うか、又は、フォトトラ
ンジスタ　３２　／フォトダイオード　３３　を介して
、主回路　１に対する電源を間接的に使用して行うか、
又は、フォトトランジスタ　３２　／フォトダイオード
　３３　を介して、主回路　１に対する電源を間接的に
サイリスタ　３４　のゲートに印加して行うか、又は、
フォトトランジスタ　３２　／フォトダイオード　３３
　を介して、主回路　１に対する電源を間接的にパルス
発生回路　（シュミットトリガ付きインバータ回路）　
３５に供給し、該パルス発生回路で生成したパルスをパ
ルス検出回路　１０　で検出してＴＴＬ　レベルに変換
し、電界効果トランジスタ　３６　をゲートして行うか
の構成とし、ＬＳＩ　の電源電圧を、通常使用の電圧よ
り高くして、上記ツェナーダイオード　４０，４１にツ
ェナ破壊を起こさせ、主回路　１に対する電源電圧を、
直接的に、又は、間接的にテスト回路　２に印加してテ
ストモードとするようにしたものであるので、電源電圧
が通常電圧以上になっていることを、例えば、ツェナー
ダイオードを用いて検出し、そのツェナー電圧でテスト
回路の電源をオン／オフすることができ、ＬＳＩのテス
トモードの切り替えを簡単に行うことができる共に、該
電源電圧が通常電圧のときには、テスト回路での電力消
費を無くすることができる。この結果、パッケージ（プ
リント板）の大きさを小さくすることができ、高密度実
装が可能になり、価格の低減化が図れる効果がある。
【図面の簡単な説明】
【図１】本発明の原理構成図（その１）
【図２】本発明
の原理構成図（その２）
【図３】本発明の原理構成図（
その３）
【図４】本発明の原理構成図（その４）
【図５
】本発明の原理構成図（その５）
【図６】本発明の一実
施例を示した図（その１）
【図７】本発明の一実施例を
示した図（その２）
【図８】本発明の一実施例を示した
図（その３）
【図９】本発明の一実施例を示した図（そ
の４）
【図１０】本発明の一実施例を示した図（その５
）
【図１１】本発明の一実施例を示した図（その６）
【
図１２】本発明の一実施例を示した図（その７）
【図１
３】本発明の一実施例を示した図（その８）
【図１４】
本発明の一実施例を示した図（その９）
【図１５】本発
明の一実施例を示した図（その１０）
【図１６】本発明
の一実施例を示した図（その１１）
【図１７】従来のＬ
ＳＩパッケージのテストモード設定方式を説明する図
【符号の説明】
１　　　　　主回路　　　　　　　　　　　　　　　　
　　　　　　１０　　　　パルス検出回路 ２　　　　　テスト回路　　　　　　　　　　　　　　
　　　　３１　　　　定電圧回路３２　　　　フォトト
ランジスタ　　　　　　　　　　３３　　　　フォトダ
イオード ３４　　　　サイリスタ ３５　　　　パルス発生回路　（シュミットトリガ付き
インバータ回路） ３６　　　　電界効果トランジスタ（ＦＥＴ）４０，４
１　　　ツェナーダイオード，５０　　　　定電圧回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】高集積回路（ＬＳＩ）　を主回路（１）　
    とテスト回路（２）　から構成し、該テスト回路（２）
    　に電源を供給することによって、該高集積回路（ＬＳ
    Ｉ）　をテストモードとするＬＳＩのテストモード設定
    回路であって、上記主回路（１）　に対する電源電圧が
    通常電圧以上であることを検出して、特定の電圧を出力
    する電圧検出回路（４０，４１）を設けて、該主回路（
    １）　に対する電源電圧が通常電圧以上になったことを
    、上記電圧検出回路（４０，４１）　が検出したとき、
    該電圧検出回路（４０，４１）　の出力を、特定の電源
    供給部を介して、テスト回路（２）　に供給し、該高集
    積回路（ＬＳＩ）　をテストモードにすることを特徴と
    するＬＳＩのテストモード設定回路。
  2. 【請求項２】請求項１に記載のＬＳＩのテストモード設
    定回路であって、上記特定の電源供給部を、定電圧回路
    （３１）で構成し、上記主回路（１）　に対する電源電
    圧が通常電圧以上になったことを、上記電圧検出回路（
    ４０，４１）　が検出したとき、該電圧検出回路（４０
    ，４１）　の出力を、該定電圧回路（３１）を介して、
    テスト回路（２）　に供給し、該高集積回路（ＬＳＩ）
    　をテストモードにすることを特徴とするＬＳＩのテス
    トモード設定回路。
  3. 【請求項３】請求項１に記載のＬＳＩのテストモード設
    定回路であって、上記特定の電源供給部を、フォトトラ
    ンジスタ（３２），　又は、フォトダイオード（３３）
    で構成し、上記主回路（１）　に対する電源電圧が通常
    電圧以上になったことを、上記電圧検出回路（４０，４
    １）　が検出したとき、該電圧検出回路（４０，４１）
    　の出力を、該フォトトランジスタ（３２），　又は、
    フォトダイオード（３３）に供給して、該フォトトラン
    ジスタ（３２），　又は、フォトダイオード（３３）を
    駆動することで、上記主回路（１）　に対する電源電圧
    を間接的に使用して、上記テスト回路（２）　に電源を
    供給し、該高集積回路（ＬＳＩ）　をテストモードにす
    ることを特徴とするＬＳＩのテストモード設定回路。
  4. 【請求項４】請求項１に記載のＬＳＩのテストモード設
    定回路であって、上記特定の電源供給部を、フォトトラ
    ンジスタ（３２），　又は、フォトダイオード（３３）
    を駆動したときに生成される電圧で、サイリスタ（３４
    ）をゲートする構成とし、上記主回路（１）　に対する
    電源電圧が通常電圧以上になったことを、上記電圧検出
    回路（４０，４１）　が検出したとき、該電圧検出回路
    （４０，４１）　の出力を、該フォトトランジスタ（３
    ２），　又は、フォトダイオード（３３）に供給して、
    該フォトトランジスタ（３２），　又は、フォトダイオ
    ード（３３）を駆動することで、上記主回路（１）　に
    対する電源電圧を間接的に使用して、上記サイリスタ（
    ３４）をゲートし、上記テスト回路（２）　に電源を供
    給して、該高集積回路（ＬＳＩ）　をテストモードにす
    ることを特徴とするＬＳＩのテストモード設定回路。
  5. 【請求項５】請求項１に記載のＬＳＩのテストモード設
    定回路であって、上記特定の電源供給部を、フォトトラ
    ンジスタ（３２），　又は、フォトダイオード（３３）
    を、一定時間駆動したときに生成される電圧で、パルス
    発生回路（３５）に印加して発生したパルスをパルス検
    出回路（１０）で検出し、該検出出力で、該テスト回路
    （２）　の電源の“オン”，“オフ”する構成とし、上
    記主回路（１）　に対する電源電圧が通常電圧以上にな
    ったことを、上記電圧検出回路（４０，４１）　が検出
    したとき、該電圧検出回路（４０，４１）　の出力を、
    該フォトトランジスタ（３２），　又は、フォトダイオ
    ード（３３）に供給して、該フォトトランジスタ（３２
    ），　又は、フォトダイオード（３３）を駆動すること
    で、上記主回路（１）　に対する電源電圧を間接的に使
    用して、上記パルス発生回路（３５）を駆動し、生成さ
    れたパルスを上記パルス検出回路（１０）で検出して、
    上記テスト回路（２）　の電源を間接的に“オン”，“
    オフ”して、該高集積回路（ＬＳＩ）　をテストモード
    にすることを特徴とするＬＳＩのテストモード設定回路
    。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002286813A (ja) * 2001-03-28 2002-10-03 Agilent Technologies Japan Ltd トラック・ホールド回路を内蔵した集積回路及び試験方法
JP2006516460A (ja) * 2002-09-06 2006-07-06 メディ−フィジックス・インコーポレイテッド 偏極１２９ＸｅのＮＭＲ信号を用いて肺生理及び／又は機能をインビボ評価するための方法
JP2007012905A (ja) * 2005-06-30 2007-01-18 Mitsumi Electric Co Ltd 受光装置
FR3047633A1 (fr) * 2016-02-08 2017-08-11 Continental Automotive France Circuit integre avec broches auxiliaires d'alimentation electrique

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002286813A (ja) * 2001-03-28 2002-10-03 Agilent Technologies Japan Ltd トラック・ホールド回路を内蔵した集積回路及び試験方法
JP2006516460A (ja) * 2002-09-06 2006-07-06 メディ−フィジックス・インコーポレイテッド 偏極１２９ＸｅのＮＭＲ信号を用いて肺生理及び／又は機能をインビボ評価するための方法
JP2007012905A (ja) * 2005-06-30 2007-01-18 Mitsumi Electric Co Ltd 受光装置
FR3047633A1 (fr) * 2016-02-08 2017-08-11 Continental Automotive France Circuit integre avec broches auxiliaires d'alimentation electrique
US10598725B2 (en) 2016-02-08 2020-03-24 Continental Automotive France Integrated circuit with auxiliary electrical power supply pins

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