JPH01305554A - Ｉｃ実装装置 - Google Patents
Ｉｃ実装装置Info
- Publication number
- JPH01305554A JPH01305554A JP63136856A JP13685688A JPH01305554A JP H01305554 A JPH01305554 A JP H01305554A JP 63136856 A JP63136856 A JP 63136856A JP 13685688 A JP13685688 A JP 13685688A JP H01305554 A JPH01305554 A JP H01305554A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- connection terminals
- circuit board
- chips
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
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- Credit Cards Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリカードのような複数の多端子ＩＣチップ
を有するＩＣ実装装置に関する。
を有するＩＣ実装装置に関する。
近年ＲＯＭ、ＲＡＭ等の半導体メモリが高容積化された
ことに伴い、これら半導体メモリ用のＩＣチップを一枚
の基板に多数個実装したメモリカードが製造され、ゲー
ム用やプロセス管理用等の広い応用分野で使用されてい
る。
ことに伴い、これら半導体メモリ用のＩＣチップを一枚
の基板に多数個実装したメモリカードが製造され、ゲー
ム用やプロセス管理用等の広い応用分野で使用されてい
る。
都
しかるに上￥半導体メモリ用のＩＣチップは、３０〜５
０個の接続端子を有し、しかもこれらの接続端子は、チ
ップエネーブル端子等の一部個別端子以外はデータバス
端子やコントロールバス端子等の共通接続端子であり、
狭い基板上に於いてこれらの共通接続端子及び個別接続
端子の接続配線が問題となっていた。
０個の接続端子を有し、しかもこれらの接続端子は、チ
ップエネーブル端子等の一部個別端子以外はデータバス
端子やコントロールバス端子等の共通接続端子であり、
狭い基板上に於いてこれらの共通接続端子及び個別接続
端子の接続配線が問題となっていた。
以下図面により従来の配線構造を説明する。
第８図は従来のメモリカードの平面図、第９図は■ｄチ
ップ間の接続配線を示す部分平面図、第１０図は部分断
面図である。メモリカード５を構成する基板５０は第１
０図に示すごとく両面配線基板であり、上面側５０ａに
はΔ１〜Ａ２ｏで示す２０個のＩＣチップが接着される
とともに、実線で示す上面パターンａ、黒丸で示すボン
デングパターンｎ、白丸で示すスルーホールＩ’１１が
設けられ、又下面側５０１〕には、点線で示す下面パタ
ーン１〕が設けられるとともにスルーホールｍによって
上面側５０ａに接続されている。
ップ間の接続配線を示す部分平面図、第１０図は部分断
面図である。メモリカード５を構成する基板５０は第１
０図に示すごとく両面配線基板であり、上面側５０ａに
はΔ１〜Ａ２ｏで示す２０個のＩＣチップが接着される
とともに、実線で示す上面パターンａ、黒丸で示すボン
デングパターンｎ、白丸で示すスルーホールＩ’１１が
設けられ、又下面側５０１〕には、点線で示す下面パタ
ーン１〕が設けられるとともにスルーホールｍによって
上面側５０ａに接続されている。
第９図に示すごとく各ＩＣチップ八へ４角形状を有し、
１つの対向辺部Ｃ及びｄには各２０個の接続端子が設け
られ、他の対向辺部ｅ及びｆには接続端子が設けられて
いない。そして前記辺部Ｃに設げられた接続端子は、す
べて共通接続端子であり、又辺部ｄに設けられた接続端
子はチップエネーブル端子１個を除いて他の１９個は共
通接続端子である。
１つの対向辺部Ｃ及びｄには各２０個の接続端子が設け
られ、他の対向辺部ｅ及びｆには接続端子が設けられて
いない。そして前記辺部Ｃに設げられた接続端子は、す
べて共通接続端子であり、又辺部ｄに設けられた接続端
子はチップエネーブル端子１個を除いて他の１９個は共
通接続端子である。
」二記各ＩＣチップ同志の接続配線をＩＣチップＡ１、
Ａ２、Ａ３について説明する。
Ａ２、Ａ３について説明する。
第９図に示ずごと＜ＩＣチップ八への辺部Ｃ２に設けら
れた２０個の接続端子を各ボンデングパターンｎ２に、
又辺部ｄ２に設けられた２０個の接続端子を各スルーホ
ールｍ２にそれぞれワイヤーポンチングにより接続する
。同様にしてＩＣチップＡ、についても辺部ｃ３の接続
端子を各ボンデングパターンｎ３、辺部ｄ３の接続端子
を各スルーホールｍ３にワイヤーボンデングする。
れた２０個の接続端子を各ボンデングパターンｎ２に、
又辺部ｄ２に設けられた２０個の接続端子を各スルーホ
ールｍ２にそれぞれワイヤーポンチングにより接続する
。同様にしてＩＣチップＡ、についても辺部ｃ３の接続
端子を各ボンデングパターンｎ３、辺部ｄ３の接続端子
を各スルーホールｍ３にワイヤーボンデングする。
この結果、ＩＣチップＡ２の接続端子が接続されたボン
デングパターンｎ２の半分（１０個）は、前記スルーホ
ールｍ２を避けてＩＣチップＡ２の左側に配設された１
０本の上面パターンａ、によって前記ＩＣチップ八への
共通接続端子が接続されている各ボンデングパターンｎ
３に接続され、又残りのボンデングパターンｎ２はＩＣ
チップＡ２の右側に配設された１０本の上面パターンａ
２によってＩＣチップＡ３の対応するボンデングパター
ンに接続される。
デングパターンｎ２の半分（１０個）は、前記スルーホ
ールｍ２を避けてＩＣチップＡ２の左側に配設された１
０本の上面パターンａ、によって前記ＩＣチップ八への
共通接続端子が接続されている各ボンデングパターンｎ
３に接続され、又残りのボンデングパターンｎ２はＩＣ
チップＡ２の右側に配設された１０本の上面パターンａ
２によってＩＣチップＡ３の対応するボンデングパター
ンに接続される。
さらにＩＣチップＡ２の接続端子が接続されたスルーホ
ールｍ２は基板５０の下面側に配設された下面パターン
ｂにより直接ＩＣチップＡ３のスルーホールｍ３に接続
される。
ールｍ２は基板５０の下面側に配設された下面パターン
ｂにより直接ＩＣチップＡ３のスルーホールｍ３に接続
される。
すなわち上記構成はＩＣチップを接着した上面側５０ａ
でＩＣチップの１辺に設けられた接続端子同志の接続を
行い、ＩＣチップの存在しない下面側５０ｂで、他の１
辺に設けられた接続端子同志の接続を行うとともに、個
別接続端子の引回し配線を行うようにしている。
でＩＣチップの１辺に設けられた接続端子同志の接続を
行い、ＩＣチップの存在しない下面側５０ｂで、他の１
辺に設けられた接続端子同志の接続を行うとともに、個
別接続端子の引回し配線を行うようにしている。
以上が各ＩＣチップ間の接続構造であり、次に第８図に
より全体の接続構造を説明する。
より全体の接続構造を説明する。
すなわち２０個のＩＣチップＡ１〜Ｎ、。を基板５０の
矢印Ｂで示す配列方向に４列配置して接着する。このと
き各ＩＣチップの向きを矢印で示すごとく１列ごとに逆
向きとしておくことにより、各列間に渡るＩＣチップ間
の接続が交叉することなく平面的に行うことが可能とな
る。
矢印Ｂで示す配列方向に４列配置して接着する。このと
き各ＩＣチップの向きを矢印で示すごとく１列ごとに逆
向きとしておくことにより、各列間に渡るＩＣチップ間
の接続が交叉することなく平面的に行うことが可能とな
る。
上記のごと〈従来のメモリカードに於いては、−枚の回
路基板上に多数のＩＣチップを直接実装しているため共
通接続端子間の配線は回路基板の上下面に分散させる必
要がある。この結果面路基板には多数のスルーホールと
高密度配線パターンが必要となり、製造コストの高いス
ルーホール工程によるコストアンプと、高密度配線パタ
ーンに対するＩＣチップの高密度実装による歩留り低下
等の問題がある。
路基板上に多数のＩＣチップを直接実装しているため共
通接続端子間の配線は回路基板の上下面に分散させる必
要がある。この結果面路基板には多数のスルーホールと
高密度配線パターンが必要となり、製造コストの高いス
ルーホール工程によるコストアンプと、高密度配線パタ
ーンに対するＩＣチップの高密度実装による歩留り低下
等の問題がある。
又片面プリント基板を使用して共通接続端子間の接続を
ずべてＩＣチノゾ接着面にて行うことも可能だが、この
場合にはＩＣチップの両側にかなり広い配線スペースを
必要とするためＩＣチップ間の距離を充分広くして配列
する必要があり、この結果１枚のカードに実装出来るＩ
Ｃチップの数が制限されるという問題が生ずる。
ずべてＩＣチノゾ接着面にて行うことも可能だが、この
場合にはＩＣチップの両側にかなり広い配線スペースを
必要とするためＩＣチップ間の距離を充分広くして配列
する必要があり、この結果１枚のカードに実装出来るＩ
Ｃチップの数が制限されるという問題が生ずる。
本発明の目的は上記問題点を解決し、コストが安く、信
頼性があり、かつ実装密度の高いＩＣ実装装置を提供す
ることにある。
頼性があり、かつ実装密度の高いＩＣ実装装置を提供す
ることにある。
上記目的を達成するための本発明に於ける構成は、複数
の共通接続端子を有するメモリ用ＩＣチップを外部接続
端子を有する回路基板上に多数個実装し、各ＩＣチップ
の共通接続端子を前記回路基板の外部接続端子に接続し
てなるＩＣ実装装置に於いて、前記多数のＩＣチップを
複数のグループに分け、各グループを構成する複数のＩ
Ｃチップをユニット接続端子の配列位置が異なる２種類
の補助基板上に実装して２種類のチップユニットを構成
するとともに、前記回路基板の上面及び裏面にはスルー
ホールで接続された同一形状のボンデングパターン群を
設け、前記上面及び裏面の各ボンデングパターン群には
、各々種類の異なるチップユニット同志を実装してなる
ことを特徴とする。
の共通接続端子を有するメモリ用ＩＣチップを外部接続
端子を有する回路基板上に多数個実装し、各ＩＣチップ
の共通接続端子を前記回路基板の外部接続端子に接続し
てなるＩＣ実装装置に於いて、前記多数のＩＣチップを
複数のグループに分け、各グループを構成する複数のＩ
Ｃチップをユニット接続端子の配列位置が異なる２種類
の補助基板上に実装して２種類のチップユニットを構成
するとともに、前記回路基板の上面及び裏面にはスルー
ホールで接続された同一形状のボンデングパターン群を
設け、前記上面及び裏面の各ボンデングパターン群には
、各々種類の異なるチップユニット同志を実装してなる
ことを特徴とする。
以下図面により本発明の実施例を詳述する。
第１図は本発明の１実施例であるメモリカートの平面図
、第２図は第１図のＸ−Ｘ断面図であり、メモリカード
１０を構成する回路基板１には電源装置を収納するため
の切欠部１ａとメモリ実装部１１〕とデコーダ実装部１
ｃとが設けられ、又前記メモリ実装部１１）の端部には
複数の外部接続端子Ｔが設けられている。そして前記回
路基板１のメモリ実装部１ｂには、後述する４個のチッ
プユニットＢｌ、Ｂ２．１３３、Ｂ４が整列配設される
とともに、その周囲には複数のチップ部品が配設されて
いる。又デコーダ実装部１ｃにはデコーダＩＣ２や、コ
ンデンサ６等の各エレメントが実装されている。
、第２図は第１図のＸ−Ｘ断面図であり、メモリカード
１０を構成する回路基板１には電源装置を収納するため
の切欠部１ａとメモリ実装部１１〕とデコーダ実装部１
ｃとが設けられ、又前記メモリ実装部１１）の端部には
複数の外部接続端子Ｔが設けられている。そして前記回
路基板１のメモリ実装部１ｂには、後述する４個のチッ
プユニットＢｌ、Ｂ２．１３３、Ｂ４が整列配設される
とともに、その周囲には複数のチップ部品が配設されて
いる。又デコーダ実装部１ｃにはデコーダＩＣ２や、コ
ンデンサ６等の各エレメントが実装されている。
又第２図に示すごとく回路基板１の裏面側のメモリ実装
部１１）′にば４個のチップユニットＢ５、Ｂ６．１３
７、Ｂ８が整列配設されている。
部１１）′にば４個のチップユニットＢ５、Ｂ６．１３
７、Ｂ８が整列配設されている。
第３図及び第４図は第１図に示すチップユニットＩＢ１
〜Ｂ４を構成する第］チノプユニッ）Ｂの平面図及び断
面図であり、チップユニットＢは補助基板４上に４個の
メモリ用のｉＣＣチップ１〜Ｄ４を１グループとして実
装し、封止樹脂乙により封止したものである。そして前
記補助基板４の長辺方向の一辺には複数のユニット接続
端子ｔが１、〜ｔ４の４ブロツクに分けて設けられてお
り、このユニット接続端子ｔの各ブロックｔ１〜ｔ４に
は前記４個のＩＣチップ］）、−Ｂ４（本実施例の各１
． Ｃチップは２８個の共通接続端子と１個のチップエ
ネーブル端子を有する）の各共通接続端子どうしが補助
基板４の共通接続パターンによって共通接続された後に
接続されており、又各ブロックには各ＩＣチップＤ１〜
Ｄ４のチップエネーブル端部な接続するだめのチップエ
ネーブル接続端子ｔｅ（以後ＣＥ接続端子と略記する）
が設けられている。
〜Ｂ４を構成する第］チノプユニッ）Ｂの平面図及び断
面図であり、チップユニットＢは補助基板４上に４個の
メモリ用のｉＣＣチップ１〜Ｄ４を１グループとして実
装し、封止樹脂乙により封止したものである。そして前
記補助基板４の長辺方向の一辺には複数のユニット接続
端子ｔが１、〜ｔ４の４ブロツクに分けて設けられてお
り、このユニット接続端子ｔの各ブロックｔ１〜ｔ４に
は前記４個のＩＣチップ］）、−Ｂ４（本実施例の各１
． Ｃチップは２８個の共通接続端子と１個のチップエ
ネーブル端子を有する）の各共通接続端子どうしが補助
基板４の共通接続パターンによって共通接続された後に
接続されており、又各ブロックには各ＩＣチップＤ１〜
Ｄ４のチップエネーブル端部な接続するだめのチップエ
ネーブル接続端子ｔｅ（以後ＣＥ接続端子と略記する）
が設けられている。
すなわち第１チツプユニツトＢのユニット接続端子ｔの
数は共通接続端子２８個と各ＩＣチップＤ、〜Ｄ４に１
個づつ設けれらたエネーブル端子４個とを合計した３２
個の端子数を有し、この３２個の端子が各ブロックｔ１
〜ｔ４に８個づつ分けられている。
数は共通接続端子２８個と各ＩＣチップＤ、〜Ｄ４に１
個づつ設けれらたエネーブル端子４個とを合計した３２
個の端子数を有し、この３２個の端子が各ブロックｔ１
〜ｔ４に８個づつ分けられている。
第５図は第２図に示す各チップユニットＢ５、Ｂ、 、
Ｂ７、Ｂ８を構成する第２チップユニットＢ′の平面図
である。前記第２チツプユニツトＢ′は第３図に示す第
１チップユニットＢと基本的構成は同じだが、そのユニ
ット接続端子ｔの配列が異なるものである。
Ｂ７、Ｂ８を構成する第２チップユニットＢ′の平面図
である。前記第２チツプユニツトＢ′は第３図に示す第
１チップユニットＢと基本的構成は同じだが、そのユニ
ット接続端子ｔの配列が異なるものである。
すなわち前記２種類のチップユニットＢ、Ｂ′はユニッ
ト接続端子ｔの各ブロック１１〜ｔ４の配列か逆向きに
なるとともに、各ブロック内に於ける端子配列も逆向き
となっている。
ト接続端子ｔの各ブロック１１〜ｔ４の配列か逆向きに
なるとともに、各ブロック内に於ける端子配列も逆向き
となっている。
第６図及び第７図は第１図に示す回路基板１の上面図及
び裏面図であり、各々配線パターンを示すものである。
び裏面図であり、各々配線パターンを示すものである。
第６図に示すごとく回路基板１の上面のメモリ実装部１
１〕には一点鎖線で示すごとくチップユニットＢ４、Ｂ
２、Ｂ３、Ｂ４が整列配置されたときの各ユニット接続
端子ｔの位置に対応してボンデングパターンＰが形成さ
れるとともに、各チップユニットごとの共通するボンデ
ングパターンＰと、そのボンデングパターンＰに対応す
る外部接続端子Ｔとが配線パターンによって共通接続さ
れている。
１〕には一点鎖線で示すごとくチップユニットＢ４、Ｂ
２、Ｂ３、Ｂ４が整列配置されたときの各ユニット接続
端子ｔの位置に対応してボンデングパターンＰが形成さ
れるとともに、各チップユニットごとの共通するボンデ
ングパターンＰと、そのボンデングパターンＰに対応す
る外部接続端子Ｔとが配線パターンによって共通接続さ
れている。
又デコーダ実装部１ｃには一点鎖線で示すごとくデコー
ダＩＣ２が実装されており、該デコーダＩＣ２には前記
ポンチングパターンＰの各チップエネーブル・ボンデン
グパターンＰ ｅ （以後ＣＥボンデングパターンと略
記する）が接続されている。
ダＩＣ２が実装されており、該デコーダＩＣ２には前記
ポンチングパターンＰの各チップエネーブル・ボンデン
グパターンＰ ｅ （以後ＣＥボンデングパターンと略
記する）が接続されている。
又第７図に示すごとく回路基板１の裏面のメモリ実装部
１１〕′にも一点鎖線で示すごとくチノブユニノｌ−Ｂ
、 、Ｂ６、Ｂ７、Ｂ８が整列配置されたときの各ユニ
ット接続端子ｔの位置に対応してボンデングパターン■
）が形成されるとともに、上面のメモリ実装部１１〕と
同様に各チップユニットごとの共通ずるボンデングパタ
ーンＰと、そのボンデングパターンＰ Ｋ対応する外部
接続端子′Ｊ゛とが配線パターンによって共通接続され
ている。そしてさらに上面の外部接続端子ゴと裏面の外
部接続端子Ｔとが各々スルーホールＰｄによって接続さ
れることにより上面と裏面との各チノブユニノＩ・ごと
の共通ずるボンデングパターンＰはすべて共通接続され
ている。
１１〕′にも一点鎖線で示すごとくチノブユニノｌ−Ｂ
、 、Ｂ６、Ｂ７、Ｂ８が整列配置されたときの各ユニ
ット接続端子ｔの位置に対応してボンデングパターン■
）が形成されるとともに、上面のメモリ実装部１１〕と
同様に各チップユニットごとの共通ずるボンデングパタ
ーンＰと、そのボンデングパターンＰ Ｋ対応する外部
接続端子′Ｊ゛とが配線パターンによって共通接続され
ている。そしてさらに上面の外部接続端子ゴと裏面の外
部接続端子Ｔとが各々スルーホールＰｄによって接続さ
れることにより上面と裏面との各チノブユニノＩ・ごと
の共通ずるボンデングパターンＰはすべて共通接続され
ている。
すなわち回路基板１の上面及び裏面のメモリ実装部１１
〕、１ ｂ’に於ける配線パターンは、前記ボンデング
パターンＰと、外部接続端子Ｔとがいずれも表裏対応し
た位置に設けられているが、その配列順序は逆向きとな
っている。
〕、１ ｂ’に於ける配線パターンは、前記ボンデング
パターンＰと、外部接続端子Ｔとがいずれも表裏対応し
た位置に設けられているが、その配列順序は逆向きとな
っている。
又デコーダ実装部１ｃ′の前記デコーダＩＣ２の裏面パ
ターンには各ＣＥボンデングパターンＰｅか接続され、
さらに夕１部接続端子′１゛ｏに接続されて（・る。
ターンには各ＣＥボンデングパターンＰｅか接続され、
さらに夕１部接続端子′１゛ｏに接続されて（・る。
次にメモリ実装部１１〕及び１１〕′に於けるチノブユ
ニノｌ□の実装及び接続配線を説明する。
ニノｌ□の実装及び接続配線を説明する。
第６図に於いて一点鎖線で示す位置に前記チンブユニノ
ｌ−Ｔ３、〜１３４す矢印で示す方向をユニット接続端
子として載置する。この結果各チップユニットＢ１〜Ｂ
４の各ユニット接続端子ｔ 、、ｔ２、”３、’４’は
、それぞれ回路基板１上のポンチングパターンＰＩ 、
Ｐ２ 、Ｐ３ 、Ｐ４ に位置決めされており、この状
態で半田イ」を行うことにより第１図の実装状態となる
。
ｌ−Ｔ３、〜１３４す矢印で示す方向をユニット接続端
子として載置する。この結果各チップユニットＢ１〜Ｂ
４の各ユニット接続端子ｔ 、、ｔ２、”３、’４’は
、それぞれ回路基板１上のポンチングパターンＰＩ 、
Ｐ２ 、Ｐ３ 、Ｐ４ に位置決めされており、この状
態で半田イ」を行うことにより第１図の実装状態となる
。
この結果ポンチングパターンの各ブロックごとに設けら
れてし・るＣＥポンチングパターン１？ ｃ Ｋはチン
ブユニノ） Ｂ、−Ｂ４のユニット接続端子の各ブロッ
クごとに設けられているＣ Ｅ接続端子ｔｅが、それぞ
れ半田イ＼１される。又ＣＥポンチングパターンＰｅを
除いた各ボンデングパターンＰ１、■）２、Ｐｌ、Ｐ４
は前記のごとくそれぞれ対応する外部接続端子の各ブロ
ックＴ、、Ｔ、、、Ｔ３、Ｔ４に接続されている。
れてし・るＣＥポンチングパターン１？ ｃ Ｋはチン
ブユニノ） Ｂ、−Ｂ４のユニット接続端子の各ブロッ
クごとに設けられているＣ Ｅ接続端子ｔｅが、それぞ
れ半田イ＼１される。又ＣＥポンチングパターンＰｅを
除いた各ボンデングパターンＰ１、■）２、Ｐｌ、Ｐ４
は前記のごとくそれぞれ対応する外部接続端子の各ブロ
ックＴ、、Ｔ、、、Ｔ３、Ｔ４に接続されている。
」１記のごとく実装されることにより、各チップユニッ
トの共通するユニット接続端子どうしは配線パターンに
よって直線的に接続が行われ、かつボンデングパターン
Ｐ１、Ｐ２、Ｐｌ、Ｐ４と外部接続端子Ｔ１、Ｔ２、Ｔ
３、Ｔ４との配列順序を一致させることにより、交叉配
線のない平面接続を可能としている。
トの共通するユニット接続端子どうしは配線パターンに
よって直線的に接続が行われ、かつボンデングパターン
Ｐ１、Ｐ２、Ｐｌ、Ｐ４と外部接続端子Ｔ１、Ｔ２、Ｔ
３、Ｔ４との配列順序を一致させることにより、交叉配
線のない平面接続を可能としている。
次に裏面の実装について説明する。
第７図に於いて一点鎖線で示す位置に前記チップユニッ
トＢ、、〜Ｂ８を矢印で示す方向をユニット接続端子と
して載置する。この結果各チンブユニソト８５〜Ｂ、の
各ユニット接続端子ＩＩ、ｔ２、ｔ３、ｔ４は、それぞ
れ回路基板１上のボンデングパターンＰ１、Ｐ２、Ｐ３
、Ｐ４に位置決めされており、この状態で半田伺を行う
ことにより第２図の実装状態となる。
トＢ、、〜Ｂ８を矢印で示す方向をユニット接続端子と
して載置する。この結果各チンブユニソト８５〜Ｂ、の
各ユニット接続端子ＩＩ、ｔ２、ｔ３、ｔ４は、それぞ
れ回路基板１上のボンデングパターンＰ１、Ｐ２、Ｐ３
、Ｐ４に位置決めされており、この状態で半田伺を行う
ことにより第２図の実装状態となる。
この結果上面の実装と同様にボンデングパターンの各ブ
ロックごとに設けられているＣＥボンデングパターンＰ
ｃにはチップユニットＢ５〜Ｂ、のニー
ニット接続端子の各ブロックごとに設けられているＣＥ
接続端子ｔｅが、それぞれ半田付される。又ＣＥボンデ
ングパターンＩ〕ｅを除いた各ボンデングパターンＰ＋
、Ｉ〕２ 、Ｐ３、Ｐ４は前記のごとくそれぞれ対応
する外部接続端子の各ブロックＴ、 、’ｌ’２、’Ｊ
’３、Ｔ４に接続されている。
ロックごとに設けられているＣＥボンデングパターンＰ
ｃにはチップユニットＢ５〜Ｂ、のニー
ニット接続端子の各ブロックごとに設けられているＣＥ
接続端子ｔｅが、それぞれ半田付される。又ＣＥボンデ
ングパターンＩ〕ｅを除いた各ボンデングパターンＰ＋
、Ｉ〕２ 、Ｐ３、Ｐ４は前記のごとくそれぞれ対応
する外部接続端子の各ブロックＴ、 、’ｌ’２、’Ｊ
’３、Ｔ４に接続されている。
すなわち回路基板１の上面及び裏面に於ける各ボンデン
グパターンＰは直接スルーホールＰｄＫよって接続され
ることにより、その配列順序が逆向きとなっている。し
かし第３図及び第５図に示すごとく、チソブユニッｌ−
Ｂ及びＢ′のユニット接続端子１の配列順序も逆向きと
なっているため、前記第６図及び第７図に矢印で示すご
とく、各チップユニットＢ１〜Ｂ４ とＢ５〜Ｂ８ と
を同じ方向に載置することによって正しい接続となる。
グパターンＰは直接スルーホールＰｄＫよって接続され
ることにより、その配列順序が逆向きとなっている。し
かし第３図及び第５図に示すごとく、チソブユニッｌ−
Ｂ及びＢ′のユニット接続端子１の配列順序も逆向きと
なっているため、前記第６図及び第７図に矢印で示すご
とく、各チップユニットＢ１〜Ｂ４ とＢ５〜Ｂ８ と
を同じ方向に載置することによって正しい接続となる。
又前記ＣＥ接続端子ｔｅはすべてＥＣボンデングパター
ンＰｃを介して配線パターンによりデコーダ王Ｃ２に接
続されている。さらにデコーダｉＣ２には外部接続端子
Ｔｏを介してデコーダ制御信号が供給されることにより
前記各チップユニットに実装されたＩ Ｃチ、ノブのエ
ネーブル制徊１を行う。
ンＰｃを介して配線パターンによりデコーダ王Ｃ２に接
続されている。さらにデコーダｉＣ２には外部接続端子
Ｔｏを介してデコーダ制御信号が供給されることにより
前記各チップユニットに実装されたＩ Ｃチ、ノブのエ
ネーブル制徊１を行う。
上記のごとく複数の■Ｃチア・ブを小ハリパッケージす
るチップユニット構４ｉどしたことにより、回路基板１
上に於ける配線密度を下げることが可能となる。
るチップユニット構４ｉどしたことにより、回路基板１
上に於ける配線密度を下げることが可能となる。
又回路基板１の上面と裏面とに同一配線パターンを形成
し、かつ対応１゛るパターン［ｂＪ志を一連のスルーホ
ールによって連結するとともに、ユニット接続端子を逆
向きとした２種類チノブユニノｉ・を回路基板１０両面
に実装することにより、その実装密度は著し、く向上す
る。っ 又前記チップユニットのユニット接続端子ｔと回路基板
１の外部接続端子Ｔとの配列順序を回路基板の両面にお
いて一致させることにより配線パターンの平面化及び直
線化を実現し、かつ半田伺を容易にしている。
し、かつ対応１゛るパターン［ｂＪ志を一連のスルーホ
ールによって連結するとともに、ユニット接続端子を逆
向きとした２種類チノブユニノｉ・を回路基板１０両面
に実装することにより、その実装密度は著し、く向上す
る。っ 又前記チップユニットのユニット接続端子ｔと回路基板
１の外部接続端子Ｔとの配列順序を回路基板の両面にお
いて一致させることにより配線パターンの平面化及び直
線化を実現し、かつ半田伺を容易にしている。
さらにチップユニット単位での信頼性チエツクを行うこ
とにより、回路基板１上−＼の実装歩留りを大巾に向上
させることが出来るため、従来のＩＣチップ独立実装で
の高密度配線、多数ボンデングに伴う総合歩留の悪さを
改善することが出来た。
とにより、回路基板１上−＼の実装歩留りを大巾に向上
させることが出来るため、従来のＩＣチップ独立実装で
の高密度配線、多数ボンデングに伴う総合歩留の悪さを
改善することが出来た。
上記のごとく本発明によれば、回路基板の両面に同一パ
ターンを形成し、複数のＩＣチップを実装した２種類の
チップユニットを回路基板の両面に整列配置することに
より回路基板上の配線及び接続密度を下げることによる
ＩＣ実装密度の向上と、ユニット管理による信頼性の向
上を同時に達成することが可能となり、ＩＣ実装装置の
商品力向上に犬なる効果を有する。
ターンを形成し、複数のＩＣチップを実装した２種類の
チップユニットを回路基板の両面に整列配置することに
より回路基板上の配線及び接続密度を下げることによる
ＩＣ実装密度の向上と、ユニット管理による信頼性の向
上を同時に達成することが可能となり、ＩＣ実装装置の
商品力向上に犬なる効果を有する。
第１図、第２図は本発明のメモリカードの平面図及ＵＸ
−Ｘ断面図、第３図及び第５図は本発明のチップユニッ
トの平面図、第４図は第３図の断面図、第６図及び第７
図は本発明の回路基板の上面図及び裏面図、第８図は従
来のメモリカー１・の平面図、第９図及び第１０図は従
来のメモリカードの部分平面図及び部分断面図である。 １・ 回路基板、 １０ ・・・メモリカート、 Ｂ、〜Ｂ８ ・・・・チノプユニノ］・、Ｄ、〜Ｄ４
・・・・・ＩＣチップ。 特許出願人 シチズン時計株式会社
−Ｘ断面図、第３図及び第５図は本発明のチップユニッ
トの平面図、第４図は第３図の断面図、第６図及び第７
図は本発明の回路基板の上面図及び裏面図、第８図は従
来のメモリカー１・の平面図、第９図及び第１０図は従
来のメモリカードの部分平面図及び部分断面図である。 １・ 回路基板、 １０ ・・・メモリカート、 Ｂ、〜Ｂ８ ・・・・チノプユニノ］・、Ｄ、〜Ｄ４
・・・・・ＩＣチップ。 特許出願人 シチズン時計株式会社
Claims (1)
- 複数の共通接続端子を有するメモリ用ＩＣチップを外
部接続端子を有する回路基板上に多数個実装し、各ＩＣ
チップの共通接続端子を前記回路基板の外部接続端子に
接続してなるＩＣ実装装置に於いて、前記多数のＩＣチ
ップを複数のグループに分け、各グループを構成する複
数のＩＣチップをユニット接続端子の配列位置が異なる
２種類の補助基板上に実装して２種類のチップユニット
を構成するとともに、前記回路基板の上面及び裏面には
スルーホールで接続された同一形状のボンデングパター
ン群を設け、前記上面及び裏面の各ボンデングパターン
群には、各々種類の異なるチップユニット同志を実装し
てなることを特徴とするＩＣ実装装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136856A JPH01305554A (ja) | 1988-06-03 | 1988-06-03 | Ｉｃ実装装置 |
| EP88308502A EP0339154B1 (en) | 1988-04-26 | 1988-09-14 | Memory card |
| DE3852131T DE3852131T2 (de) | 1988-04-26 | 1988-09-14 | Speicherkarte. |
| US07/244,794 US4942453A (en) | 1988-04-26 | 1988-09-15 | IC package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136856A JPH01305554A (ja) | 1988-06-03 | 1988-06-03 | Ｉｃ実装装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01305554A true JPH01305554A (ja) | 1989-12-08 |
Family
ID=15185111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63136856A Pending JPH01305554A (ja) | 1988-04-26 | 1988-06-03 | Ｉｃ実装装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01305554A (ja) |
-
1988
- 1988-06-03 JP JP63136856A patent/JPH01305554A/ja active Pending
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