JPS63224997A - Ｉｃ実装装置 - Google Patents
Ｉｃ実装装置Info
- Publication number
- JPS63224997A JPS63224997A JP62058398A JP5839887A JPS63224997A JP S63224997 A JPS63224997 A JP S63224997A JP 62058398 A JP62058398 A JP 62058398A JP 5839887 A JP5839887 A JP 5839887A JP S63224997 A JPS63224997 A JP S63224997A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- connection terminals
- pattern
- substrate
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Credit Cards Or The Like (AREA)
- Wire Bonding (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリカードのような複数の多端子ＩＣチップ
を有するＩＣ実装装置に関する。
を有するＩＣ実装装置に関する。
近年ＲＯＭ、ＲＡＭ等の半導体メモリが高容量化°され
たことに伴い、これら半導体メモリ用のＩＣチップを一
枚の基板に多数個実装したメモリカードが製造され、ゲ
ーム用やプロセス管理用等の広い応用分野で使用されて
いる。
たことに伴い、これら半導体メモリ用のＩＣチップを一
枚の基板に多数個実装したメモリカードが製造され、ゲ
ーム用やプロセス管理用等の広い応用分野で使用されて
いる。
しかるに上記半導体メモリ用のＩＣチップは、３０〜５
０個の接続端子を有し、しかもこれらの接続端子は、チ
ップエネーブル端子等の一部個別端子以外はデータバス
端子やコントロールバス端子等の共通接続端子であり、
狭い基板上に於いてこれらの共通接続端子及び個別接続
端子の接続配線が問題となっていた。
０個の接続端子を有し、しかもこれらの接続端子は、チ
ップエネーブル端子等の一部個別端子以外はデータバス
端子やコントロールバス端子等の共通接続端子であり、
狭い基板上に於いてこれらの共通接続端子及び個別接続
端子の接続配線が問題となっていた。
以下図面により従来の配線構造を説明する。
第４図は従来のメモリカードの平面図、第５図はＩＣチ
ップ間の接続配線を示す部分平面図、第６図は部分断面
図である。メモリカード５を構成する基板５０は第６図
に示すごとく両面配線基板であり、上面側５０ａにはＡ
１−Ａ２０で示す２０個のＩＣチップが接着されるとと
もに、実線で示す上面パターンａ、黒丸で示すボンデン
グパターンｎ、白丸で示すスルーホールｍが設けられ、
又下面側５０ｂには、点線で示す下面パターンｂが設け
られるとともにスルーホールｍによって上面側５０ａに
接続されている。
ップ間の接続配線を示す部分平面図、第６図は部分断面
図である。メモリカード５を構成する基板５０は第６図
に示すごとく両面配線基板であり、上面側５０ａにはＡ
１−Ａ２０で示す２０個のＩＣチップが接着されるとと
もに、実線で示す上面パターンａ、黒丸で示すボンデン
グパターンｎ、白丸で示すスルーホールｍが設けられ、
又下面側５０ｂには、点線で示す下面パターンｂが設け
られるとともにスルーホールｍによって上面側５０ａに
接続されている。
第５図に示すごとく各ＩＣチップＡは４角形状を有し、
１つの対向辺部Ｃ及びｄには各２０個の接続端子が設け
られ、他の対向辺部ｅ及びｆには接続端子が設けられて
いない。そして前記辺部Ｃに設けられた接続端子は、す
べて共通接続端子であり、又辺部ｄに設けられた接続端
子はチップエネーブル端子１個を除いて他の１９個は共
通接続端子である。
１つの対向辺部Ｃ及びｄには各２０個の接続端子が設け
られ、他の対向辺部ｅ及びｆには接続端子が設けられて
いない。そして前記辺部Ｃに設けられた接続端子は、す
べて共通接続端子であり、又辺部ｄに設けられた接続端
子はチップエネーブル端子１個を除いて他の１９個は共
通接続端子である。
上記各ＩＣチップ同志の接続配線をＩＣチップＡ、、Ａ
２ 、Ａ３について説明する。
２ 、Ａ３について説明する。
第５図に示すごと＜ＩＣチップＡ２の辺部Ｃ２に設けら
れた２０個の接続端子を各ポンデングノ（ターンｎ２に
、又辺部ｄ２に設けられた２０個の接続端子を各スルー
ホールｍ２にそれぞれワイヤーボンデングにより接続す
る。同様にしてＩＣチップＡ、についても辺部Ｃ３の接
続端子を各ボンデングパターン’３％辺部ｄ、の接続端
子を各スルーホールｍ３にワイヤーボンデングする。こ
の結果、ＩＣチップＡ、の接続端子が接続されたボンデ
ングパターンｎ２の半分（１０個）は、前記スルーホー
ルｍ、を避けてＩＣチップＡ２の左側に配設された１０
本の上面パターンａ１によって前記ＩＣチップＡ３の共
通接続端子が接続されている各ボンデングパターンｎ、
に接続され、又残りのボンデングパターンｎ２はＩＣチ
ップＡ２の右側に配設された１０本の上面パターンａ２
によってＩＣチップＡ、の対応するボンデングパターン
に接続される。さらにＩＣチップＡ２の接続端子が接続
されたスルーホールｍ２は基板５０の下面側に配設され
た下面パターンｂにより直接ＩＣチップＡ、のスルーホ
ールｍ、に接続される。
れた２０個の接続端子を各ポンデングノ（ターンｎ２に
、又辺部ｄ２に設けられた２０個の接続端子を各スルー
ホールｍ２にそれぞれワイヤーボンデングにより接続す
る。同様にしてＩＣチップＡ、についても辺部Ｃ３の接
続端子を各ボンデングパターン’３％辺部ｄ、の接続端
子を各スルーホールｍ３にワイヤーボンデングする。こ
の結果、ＩＣチップＡ、の接続端子が接続されたボンデ
ングパターンｎ２の半分（１０個）は、前記スルーホー
ルｍ、を避けてＩＣチップＡ２の左側に配設された１０
本の上面パターンａ１によって前記ＩＣチップＡ３の共
通接続端子が接続されている各ボンデングパターンｎ、
に接続され、又残りのボンデングパターンｎ２はＩＣチ
ップＡ２の右側に配設された１０本の上面パターンａ２
によってＩＣチップＡ、の対応するボンデングパターン
に接続される。さらにＩＣチップＡ２の接続端子が接続
されたスルーホールｍ２は基板５０の下面側に配設され
た下面パターンｂにより直接ＩＣチップＡ、のスルーホ
ールｍ、に接続される。
すなわち上記構成はＩＣチップを接着した上面側５０ａ
でＩＣチップの１辺に設けられた接続端子同志の接続を
行い、ＩＣチップの存在しない下面側５０ｂで、他の１
辺に設けられた接続端子同志の接続を行うとともに、個
別接続端子の引回し配線を行うようＫしている。
でＩＣチップの１辺に設けられた接続端子同志の接続を
行い、ＩＣチップの存在しない下面側５０ｂで、他の１
辺に設けられた接続端子同志の接続を行うとともに、個
別接続端子の引回し配線を行うようＫしている。
以上が各ＩＣチップ間の接続構造であり、次に第４図に
より全体の接続構造を説明する。
より全体の接続構造を説明する。
すなわち２０個のＩＣチップＡ、〜Ａ、。を基板５０の
矢印Ｂで示す配列方向に４列配置して接着する。このと
き各ＩＣチップの向を矢印で示すごとく１列ごとに逆向
としておくことＫより、各列間に渡るＩＣチップ間の接
続が交叉することなく平面的に行うことが可能となる。
矢印Ｂで示す配列方向に４列配置して接着する。このと
き各ＩＣチップの向を矢印で示すごとく１列ごとに逆向
としておくことＫより、各列間に渡るＩＣチップ間の接
続が交叉することなく平面的に行うことが可能となる。
上記のごと〈従来のメモリカードに於いては、ＩＣチッ
プの接続端子を有する辺部な基板上の配列方向に対して
直交させた配置となっているため共通接続端子同志の配
線は、基板の上下面に分散させる必要があった。この結
果、コストの高い両面プリント基板を使用し、かつ製造
コストの高いスルーホール工程を行うためメモリカ−ド
全体のコストアップになるという問題があった。
プの接続端子を有する辺部な基板上の配列方向に対して
直交させた配置となっているため共通接続端子同志の配
線は、基板の上下面に分散させる必要があった。この結
果、コストの高い両面プリント基板を使用し、かつ製造
コストの高いスルーホール工程を行うためメモリカ−ド
全体のコストアップになるという問題があった。
又片面プリント基板を使用して共通接続端子同志の接続
をすべてＩＣチップ接着面にて行うことも可能だが、こ
の場合にはＩＣチップの両側にかなり広い配線スペース
を必要とするためＩＣチップ間の距離を充分広くして配
列する必要があり、この結果１枚のカードに実装出来る
ＩＣチップの数が制限されるという問題が生ずる。
をすべてＩＣチップ接着面にて行うことも可能だが、こ
の場合にはＩＣチップの両側にかなり広い配線スペース
を必要とするためＩＣチップ間の距離を充分広くして配
列する必要があり、この結果１枚のカードに実装出来る
ＩＣチップの数が制限されるという問題が生ずる。
本発明の目的は上記問題点を解決し、コストが安く、か
つ実装密度の高いＩＣ実装装置を提供することにある。
つ実装密度の高いＩＣ実装装置を提供することにある。
上記目的を達成するための本発明に於ける構成は下記の
通りである。
通りである。
多数の接続端子を有する複数のＩＣチップを基板上に実
装し、かつ前記各ＩＣチップの接続端子間の接続及び外
部接続端子への接続を前記基板上の配線パターンにより
行うＩＣ実装装置に於いて、前記基板を、配線パターン
と貫通穴を有する上基板と、配線パターンを有する下基
板どの積層によって構成するとともに、前記上基板上に
載置したＩＣチップの接続端子をそれぞれ上基板上の配
線パターンに直接ワイヤーボンデングし、かつ前記下基
板上の配線パターンには上基板の貫通穴を通してワイヤ
ーボンデングしたことを特徴とする。
装し、かつ前記各ＩＣチップの接続端子間の接続及び外
部接続端子への接続を前記基板上の配線パターンにより
行うＩＣ実装装置に於いて、前記基板を、配線パターン
と貫通穴を有する上基板と、配線パターンを有する下基
板どの積層によって構成するとともに、前記上基板上に
載置したＩＣチップの接続端子をそれぞれ上基板上の配
線パターンに直接ワイヤーボンデングし、かつ前記下基
板上の配線パターンには上基板の貫通穴を通してワイヤ
ーボンデングしたことを特徴とする。
以下図面により本発明の一実施例を詳述する。
第１図は本発明のメモリカードの平面図、第２図はＩＣ
チップ間の接続配線を示す部分平面図、第３図は部分断
面図である。
チップ間の接続配線を示す部分平面図、第３図は部分断
面図である。
メモリカード１０を構成する基板１は第３図に示すごと
く片面プリント基板よりなる上基板２と下基板６との積
層によって構成されており、前記上基板２のパターン面
２ａには実線で示す上面パターンｐ、ボンデングパター
ンｎ、貫通穴りが設けられ、又下基板６のパターン面６
ａには点線で示す下面パターンｑと、前記上基板２の貫
通穴りに対応する位置にボンデングパターンＯが設けら
れている。そして第１図に示すごとく２０個のＩＣチッ
プＡ１〜Ａ２ｏは前記上基板２のパターン面２ａ上に矢
印Ｂで示す配列方向に対して各ＩＣチップＡの辺部Ｃ％
ｄ％ｅ％ ｆが傾斜するごとく接着されている。
く片面プリント基板よりなる上基板２と下基板６との積
層によって構成されており、前記上基板２のパターン面
２ａには実線で示す上面パターンｐ、ボンデングパター
ンｎ、貫通穴りが設けられ、又下基板６のパターン面６
ａには点線で示す下面パターンｑと、前記上基板２の貫
通穴りに対応する位置にボンデングパターンＯが設けら
れている。そして第１図に示すごとく２０個のＩＣチッ
プＡ１〜Ａ２ｏは前記上基板２のパターン面２ａ上に矢
印Ｂで示す配列方向に対して各ＩＣチップＡの辺部Ｃ％
ｄ％ｅ％ ｆが傾斜するごとく接着されている。
上記各ＩＣチップ同志の接続配線をＩＣチップＡ２、Ａ
３について説明する。
３について説明する。
第２図に示すごと＜ＩＣチップＡ２の辺部ｃ２に設けら
れた１９個の共通接続端子を各ボンデングパターンｎ２
に、又１個のチップエネーブル端子は上基板２に設けら
れた貫通穴りを通して下基板３のボンデングパターン０
□に各々ワイヤーボンデングし、又辺部ｄ、ｌｃ設げら
れた２０個の共通接続端子を各ボンデングパターンｄ！
にそれぞれワイヤーボンデングにより接続する。
れた１９個の共通接続端子を各ボンデングパターンｎ２
に、又１個のチップエネーブル端子は上基板２に設けら
れた貫通穴りを通して下基板３のボンデングパターン０
□に各々ワイヤーボンデングし、又辺部ｄ、ｌｃ設げら
れた２０個の共通接続端子を各ボンデングパターンｄ！
にそれぞれワイヤーボンデングにより接続する。
同様にしてＩＣチップＡ、についても辺部Ｃ１の各接続
端子を各ボンデングパターンｎ５、ｏ。
端子を各ボンデングパターンｎ５、ｏ。
に、又辺部ｄ、の各接続端子をボンデングパターンｎ／
３にワイヤーボンデングする。この結果ＩＣチップＡ２
の接続端子が接続されたボンデングパターンｎ２はＩＣ
チップＡ、の下面を通り、かつ該ＩＣＣフッ人、の共通
接続端子を有しない辺部ｅ、より導出される１９本の上
面パターンＰ１によって隣接するＩＣチップＡ、の共通
接続端子が接続されているボンデングパターンｎ３に接
続され、又ボンデングパターンｎ／２はＩＣチップＡ２
の下面を通り、かつ共通接続端子を有さない辺部ｆ２よ
り導出される２０本の上面パターンＰ、によって隣接す
るＩＣチップＡ１のボンデングパターンｎ／１ に接続
される。すなわち上記構成は、ＩＣチップＡを接着した
上基板２のパターン面２ａにて多数の共通接続端子同志
°の接続を行い、ＩＣチップの存在しない下基板３のパ
ターン面６ａにて少数の個別接続端子の引回し配線を行
うようにしたものである。
３にワイヤーボンデングする。この結果ＩＣチップＡ２
の接続端子が接続されたボンデングパターンｎ２はＩＣ
チップＡ、の下面を通り、かつ該ＩＣＣフッ人、の共通
接続端子を有しない辺部ｅ、より導出される１９本の上
面パターンＰ１によって隣接するＩＣチップＡ、の共通
接続端子が接続されているボンデングパターンｎ３に接
続され、又ボンデングパターンｎ／２はＩＣチップＡ２
の下面を通り、かつ共通接続端子を有さない辺部ｆ２よ
り導出される２０本の上面パターンＰ、によって隣接す
るＩＣチップＡ１のボンデングパターンｎ／１ に接続
される。すなわち上記構成は、ＩＣチップＡを接着した
上基板２のパターン面２ａにて多数の共通接続端子同志
°の接続を行い、ＩＣチップの存在しない下基板３のパ
ターン面６ａにて少数の個別接続端子の引回し配線を行
うようにしたものである。
この結果、前記ＩＣチップの傾斜配置によって共通接続
端子間の配線パターンを、略直線形状に配設することが
可能となった。
端子間の配線パターンを、略直線形状に配設することが
可能となった。
又基板の上面から下面への接続配線が、従来多数必要と
したものを本発明では少数の個別接続端子の接続のみに
したことにより、スルーホールを設けることなく、大き
い貫通穴を設けてワイヤーボンデングを行うことが可能
となった。
したものを本発明では少数の個別接続端子の接続のみに
したことにより、スルーホールを設けることなく、大き
い貫通穴を設けてワイヤーボンデングを行うことが可能
となった。
上記のごとく本発明によれば、コストの安い片面プリン
ト基板の積層によって基板を構成するととも罠、端子数
の多い共通接続端子同志の接続を上基板で行い、かつ端
子数の少ない個別接続端子をスルーホールを通して下基
板に接続するようにしているため、コストの安い片面プ
リント基板による高実装密度のメモリカードを提供出来
るとともに、問題の発生しやすい多端子スルーホールを
採用しないことによる信頼性の向上環、多大な効果を有
する。
ト基板の積層によって基板を構成するととも罠、端子数
の多い共通接続端子同志の接続を上基板で行い、かつ端
子数の少ない個別接続端子をスルーホールを通して下基
板に接続するようにしているため、コストの安い片面プ
リント基板による高実装密度のメモリカードを提供出来
るとともに、問題の発生しやすい多端子スルーホールを
採用しないことによる信頼性の向上環、多大な効果を有
する。
第１図は本発明のメモリカードの平面図、第２図及び第
３図は第１図に示すメモリカードの部分平面図及び部分
断面図、第４図は従来のメモリカードの平面図、第５図
及び第６図は第４図に示すメモリカードの部分平面図及
び部分断面図である。
３図は第１図に示すメモリカードの部分平面図及び部分
断面図、第４図は従来のメモリカードの平面図、第５図
及び第６図は第４図に示すメモリカードの部分平面図及
び部分断面図である。
Claims (1)
- 多数の接続端子を有する複数のＩＣチップを基板上に実
装し、かつ前記各ＩＣチップの接続端子間の接続及び外
部接続端子への接続を前記基板上の配線パターンにより
行うＩＣ実装装置に於いて前記基板を、配線パターンと
貫通穴を有する上基板と、配線パターンを有する下基板
との積層によって構成するとともに、前記上基板上に載
置したＩＣチップの接続端子を、それぞれ上基板上の配
線パターンに直接ワイヤーボンデングし、かつ前記下基
板上の配線パターンには上基板の貫通穴を通してワイヤ
ーボンデングしたことを特徴とするＩＣ実装装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058398A JPS63224997A (ja) | 1987-03-13 | 1987-03-13 | Ｉｃ実装装置 |
| US07/158,764 US4868634A (en) | 1987-03-13 | 1988-02-22 | IC-packaged device |
| EP88302161A EP0294015B1 (en) | 1987-03-13 | 1988-03-11 | A device having a circuit board for connecting a plurality of ic-chips |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058398A JPS63224997A (ja) | 1987-03-13 | 1987-03-13 | Ｉｃ実装装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63224997A true JPS63224997A (ja) | 1988-09-20 |
Family
ID=13083245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62058398A Pending JPS63224997A (ja) | 1987-03-13 | 1987-03-13 | Ｉｃ実装装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63224997A (ja) |
-
1987
- 1987-03-13 JP JP62058398A patent/JPS63224997A/ja active Pending
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