JPH01305564A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01305564A JPH01305564A JP13689388A JP13689388A JPH01305564A JP H01305564 A JPH01305564 A JP H01305564A JP 13689388 A JP13689388 A JP 13689388A JP 13689388 A JP13689388 A JP 13689388A JP H01305564 A JPH01305564 A JP H01305564A
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- semiconductor integrated
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- 230000004888 barrier function Effects 0.000 claims abstract description 30
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体集積回路に関し、特にカートリンク
部を備えたショットキーバリア型ダイオードを有する半
導５体集積回路の改良構造に関する。
部を備えたショットキーバリア型ダイオードを有する半
導５体集積回路の改良構造に関する。
［従来の技術］
従来のこの種のショットキーバリア型ダイオードな備え
た半導体集積回路の形成方法について、第４図を参照し
て説明する。
た半導体集積回路の形成方法について、第４図を参照し
て説明する。
まず、Ｐ″′型半導体基板１上に、Ｎ＋埋込層２を拡散
により形成後、Ｎ−型エピタキシャル層５を、その上に
全面的に形成し、その後、Ｐ１型分離拡散４をＰ−型半
導体基板１に達するように施し、個別素子領域５を分離
形成する。
により形成後、Ｎ−型エピタキシャル層５を、その上に
全面的に形成し、その後、Ｐ１型分離拡散４をＰ−型半
導体基板１に達するように施し、個別素子領域５を分離
形成する。
次に、ショットキー障壁を形成しようとする周辺部にＰ
型の浅い拡散層を設け、この部分をカートリング部６と
する。
型の浅い拡散層を設け、この部分をカートリング部６と
する。
さらに、ショットキー障壁となる部分の保護膜７を開口
して、所定の障壁となる金属８を蒸着等の手段により、
必要膜厚になるように形成した後、外部から個別素子部
分を保護するために最終的な保護膜９を必要部分に形成
し、所定のショットキーバリア型ダイオードを備えた半
導体集積回路が完成する。
して、所定の障壁となる金属８を蒸着等の手段により、
必要膜厚になるように形成した後、外部から個別素子部
分を保護するために最終的な保護膜９を必要部分に形成
し、所定のショットキーバリア型ダイオードを備えた半
導体集積回路が完成する。
［発明か解決しようとする課題］
ショットキーバリア型ダイオードは、本来、ユニポーラ
型素子であり、バイポーラ型素子にょうに残留キャリア
による蓄積電荷を有していないために、高速性に冨んで
いること、また、その製作上の工程が簡単であること、
さらにはバイポーラ型半導体集積回路に特有な非意図的
な半導体基板への流入電流による寄生効果か起こりにく
いこと等の利点を有しているために、近年、まずまず半
導体集積回路にその応用範囲を拡大しつつある。
型素子であり、バイポーラ型素子にょうに残留キャリア
による蓄積電荷を有していないために、高速性に冨んで
いること、また、その製作上の工程が簡単であること、
さらにはバイポーラ型半導体集積回路に特有な非意図的
な半導体基板への流入電流による寄生効果か起こりにく
いこと等の利点を有しているために、近年、まずまず半
導体集積回路にその応用範囲を拡大しつつある。
ところで、ショットキーバリア型半導体集積回路用ダイ
オードを、数十ボルト程度の不慮の逆電圧ノイズ等に対
する信頼性を向上させる目的やショットキー障壁そのも
のを電界集中等から保護する目的で、ある程度の集積度
を犠牲にしてもショットキー障壁の周辺部にカートリン
ク部を設ける構造を採用する場合が一般的である。
オードを、数十ボルト程度の不慮の逆電圧ノイズ等に対
する信頼性を向上させる目的やショットキー障壁そのも
のを電界集中等から保護する目的で、ある程度の集積度
を犠牲にしてもショットキー障壁の周辺部にカートリン
ク部を設ける構造を採用する場合が一般的である。
勿論、これはバイポーラ型素子で代用することも不可能
はなく、第５図に示すように、エミツターベースショー
ト型トランジスタのベース、コレクタ接合をダイオード
に用いる方法も従来から使用されている。
はなく、第５図に示すように、エミツターベースショー
ト型トランジスタのベース、コレクタ接合をダイオード
に用いる方法も従来から使用されている。
しかし、ＰＢ層６ａ−Ｎ−コレクタ層３−Ｐ−基板１、
あるいはＰ１分離拡散領域４開に亘って自然に形成され
る寄生ＰＮＰ ）ランジスタのために、Ｐ１３層６ａか
らＰ１分離拡散領域４へ流れる無効電流Ｉ、及び１８層
６ａからＰ−型半導体基板１に流れる無効電流Ｉ２を極
めて少なくすることが困難であること、また、これらを
防止するための構造を製作する場合の製法」二の煩雑性
ゆえに集積度の低下をもたらすこと、あるいはショット
キー型に匹敵する高速性を得るための製法」二の種々の
工夫か大変である等の理由からバイポーラ型ベース、コ
レクタ接合タイオートよりは、ショウ）・キーバリア型
半導体集積回路用ダイオードを用いた方かより簡便であ
る。
あるいはＰ１分離拡散領域４開に亘って自然に形成され
る寄生ＰＮＰ ）ランジスタのために、Ｐ１３層６ａか
らＰ１分離拡散領域４へ流れる無効電流Ｉ、及び１８層
６ａからＰ−型半導体基板１に流れる無効電流Ｉ２を極
めて少なくすることが困難であること、また、これらを
防止するための構造を製作する場合の製法」二の煩雑性
ゆえに集積度の低下をもたらすこと、あるいはショット
キー型に匹敵する高速性を得るための製法」二の種々の
工夫か大変である等の理由からバイポーラ型ベース、コ
レクタ接合タイオートよりは、ショウ）・キーバリア型
半導体集積回路用ダイオードを用いた方かより簡便であ
る。
以」二のような理由からカートリング構造を有するショ
ットキーバリア型半導体集積回路用ダイオードが使用さ
れる場合か多いか、かかる場合でもなお、次のような別
の問題が残存する。
ットキーバリア型半導体集積回路用ダイオードが使用さ
れる場合か多いか、かかる場合でもなお、次のような別
の問題が残存する。
すなわち、第４図に示したようなカートリンク構造を有
する場合、ショットキーバリア型半導体集積回路用ダイ
オードの活性化領域部は、第６図の等価回路図に示すよ
うに、□本来のＳＢＤ部とカートリング部に形成される
バイポーラ型ダイオードＤとの並列接続したものと等価
となる。このため、今、この両者のダイオードの面積比
をＲ＝Ｄ／ＳＢＤとすると、面積比Ｒが大きくなるに従
い、無効電流比が増加し、やがて正常な回路動作が得ら
れなくなってくる。
する場合、ショットキーバリア型半導体集積回路用ダイ
オードの活性化領域部は、第６図の等価回路図に示すよ
うに、□本来のＳＢＤ部とカートリング部に形成される
バイポーラ型ダイオードＤとの並列接続したものと等価
となる。このため、今、この両者のダイオードの面積比
をＲ＝Ｄ／ＳＢＤとすると、面積比Ｒが大きくなるに従
い、無効電流比が増加し、やがて正常な回路動作が得ら
れなくなってくる。
一方、カードリンク構造を有するショットキーバリア型
半導体集積回路用ダイオードの集積度を高くしていった
場合、製法」二の加工精度の限界からＲ＝Ｄ／ＳＢＤが
漸増し、第８図の測定回路を用いて流入電流ＩＩｎに対
する出力電流Ｉ０及び無効電流ＩＬの値をプロットして
グラフを描くと、第７図のようになる。この無効電流比
（ｋＬ）は目的とする回路の用途によって異なるが、通
常１０〜２０％か使用限界である。
半導体集積回路用ダイオードの集積度を高くしていった
場合、製法」二の加工精度の限界からＲ＝Ｄ／ＳＢＤが
漸増し、第８図の測定回路を用いて流入電流ＩＩｎに対
する出力電流Ｉ０及び無効電流ＩＬの値をプロットして
グラフを描くと、第７図のようになる。この無効電流比
（ｋＬ）は目的とする回路の用途によって異なるが、通
常１０〜２０％か使用限界である。
従って、カーｌ・リング構造を有するショットキーバリ
ア型ダイオードの無効電流比（ｋｔ−）を使用限界内に
収め、正常な回路動作が常に得られるようにしておくた
めには何等かの手段か必要となる。
ア型ダイオードの無効電流比（ｋｔ−）を使用限界内に
収め、正常な回路動作が常に得られるようにしておくた
めには何等かの手段か必要となる。
このことを第９図を参照してさらに詳しく説明する。
第９図（Ａ）において、ＳＢＤ部１０の一辺の長さをｌ
ｏａとし、その周辺のカードリング部に形成されるバイ
ポーラ型ダイオードＤの幅をａとすると、面積比Ｒ１は
、ＲＩ＝４４．／ｌ ０Ｏ＝０゜４４となり、同じく同
図（Ｂ）の場合には、Ｒ２＝２４−／２５＝０．９６と
なり、同図（Ｃ）の場合には、Ｒ３＝３となる。すなわ
ち、ＳＢＤ部１０の領域を小さくするに従い、Ｒ＋ ＜
Ｒ２＜ Ｒ３のように面積比が大きくなり、第７図に
示すように無効電流比が増加してしまうことになる。
ｏａとし、その周辺のカードリング部に形成されるバイ
ポーラ型ダイオードＤの幅をａとすると、面積比Ｒ１は
、ＲＩ＝４４．／ｌ ０Ｏ＝０゜４４となり、同じく同
図（Ｂ）の場合には、Ｒ２＝２４−／２５＝０．９６と
なり、同図（Ｃ）の場合には、Ｒ３＝３となる。すなわ
ち、ＳＢＤ部１０の領域を小さくするに従い、Ｒ＋ ＜
Ｒ２＜ Ｒ３のように面積比が大きくなり、第７図に
示すように無効電流比が増加してしまうことになる。
［発明の目的］
この発明は、上記のような課題を解決するためになされ
たもので、無効電流比を実用」二問題のない程度に制御
でき、安定した半導体集積回路動作を保持することがで
きる半導体集積回路を提供することを目的とする。
たもので、無効電流比を実用」二問題のない程度に制御
でき、安定した半導体集積回路動作を保持することがで
きる半導体集積回路を提供することを目的とする。
［問題点を解決するための手段］
この発明に係る半導体集積回路は、Ｐ型のカートリンク
部の一部を開口して、Ｎ１型層をその内部に形成し、二
重のカードリング構造としたものである。
部の一部を開口して、Ｎ１型層をその内部に形成し、二
重のカードリング構造としたものである。
［作用］
この発明の半導体集積回路では、いわゆる二重拡散型カ
ートリンク部を形成することにより、結果的にＰ層−Ｎ
−エピタキシＡ・ル層−Ｐ−層間に形成される寄生Ｐ
Ｎ Ｐ ｌ−ランシスタの動作を抑ル１するように作用
し、当該トランジスタの電流増幅率を下げ、無効電流比
ｋＬを小さくさせる。
ートリンク部を形成することにより、結果的にＰ層−Ｎ
−エピタキシＡ・ル層−Ｐ−層間に形成される寄生Ｐ
Ｎ Ｐ ｌ−ランシスタの動作を抑ル１するように作用
し、当該トランジスタの電流増幅率を下げ、無効電流比
ｋＬを小さくさせる。
［実施例］
以下に、この発明の実施例について説明する。
第１図は、この発明の半導体集積回路の構造を示し、従
来のそれと異なるところは、■）型カードリンク部内に
もう１つのＮ型カートリンク部を形成したことである。
来のそれと異なるところは、■）型カードリンク部内に
もう１つのＮ型カートリンク部を形成したことである。
すなわち、従来と同様に、Ｐ導電型半導体基板１の所望
の領域にＮ導電型埋込拡散層２を形成し、ざらにこのＮ
導電型埋込拡散層２上にエビタギシャル成長によりＮ導
電型層３を形成し、さらにＰ導電型分割拡散領域４によ
って個別素子領域５を分離形成する。
の領域にＮ導電型埋込拡散層２を形成し、ざらにこのＮ
導電型埋込拡散層２上にエビタギシャル成長によりＮ導
電型層３を形成し、さらにＰ導電型分割拡散領域４によ
って個別素子領域５を分離形成する。
次に、ショットキー障壁を形成しようとする周辺部にＰ
型の拡散層を設け、この部分をカードリンク部６とする
。
型の拡散層を設け、この部分をカードリンク部６とする
。
改に、他の回路用素子、例えはトランジスタのエミッタ
となるへきＮ＋層を形成する際に、Ｐ型の前記カートリ
ンク部６の保護膜を開口してＮ４Ｆ’ ｌ ２を同時に
拡散により形成する。その後は従来の製造工程と同様に
障壁部となる部分の保護膜７を開口して、ショットキー
バリアとなる障壁金属８を蒸着等の手段により、必要膜
厚になるように形成し、外部から当該素子部分を保護す
るための最終的な保護膜９を必要部分に形成し、所定の
ショットキーバリア型ダイオードを備えた半導体集積回
路を完成させる。
となるへきＮ＋層を形成する際に、Ｐ型の前記カートリ
ンク部６の保護膜を開口してＮ４Ｆ’ ｌ ２を同時に
拡散により形成する。その後は従来の製造工程と同様に
障壁部となる部分の保護膜７を開口して、ショットキー
バリアとなる障壁金属８を蒸着等の手段により、必要膜
厚になるように形成し、外部から当該素子部分を保護す
るための最終的な保護膜９を必要部分に形成し、所定の
ショットキーバリア型ダイオードを備えた半導体集積回
路を完成させる。
なお、」二重のＰ型及びＮ４型の二重のカートリンク部
を形成するための不純物の導入手段は、勿論拡散以外の
方法によっても良い。
を形成するための不純物の導入手段は、勿論拡散以外の
方法によっても良い。
次に、」二重のように構成の二重のカートリンク部を有
するこの発明の半導体集積回路の作用について説明する
。
するこの発明の半導体集積回路の作用について説明する
。
まず、」二重の二重のカードリンク部を有する半導体集
積回路の等価回路を、第２図に示す。
積回路の等価回路を、第２図に示す。
すなわち、この発明ではＮ Ｐ Ｎ ｌ−ランシスタの
エミッタ、ベースショート型ベース、コレクタ接合ダイ
オードＤが、ショットキーバリアダイオ−１＜’ Ｓ
Ｂ Ｄに並列に接続された構造となっている。
エミッタ、ベースショート型ベース、コレクタ接合ダイ
オードＤが、ショットキーバリアダイオ−１＜’ Ｓ
Ｂ Ｄに並列に接続された構造となっている。
ここで、今、カートリンク部の領域及びＮ−層で形成さ
れるショットキーバリアダイオードＳＢＩ〕と、バイポ
ーラ型ダイオード部との少数キャリアの濃度分布に注目
してみると、従来の構造と本発明の構造とては、その濃
度分布か第３図（Ａ）。
れるショットキーバリアダイオードＳＢＩ〕と、バイポ
ーラ型ダイオード部との少数キャリアの濃度分布に注目
してみると、従来の構造と本発明の構造とては、その濃
度分布か第３図（Ａ）。
（Ｂ）に示すように異なっている。
すなわち、従来の構造におけるカードリンク部では、第
３図（Ａ）に示すように、通常のＰＮ接合ダイオードξ
こ類似した少数キャリアの濃度分布を示すのに対し、本
発明の構造では、第３図（Ｂ）乙こ示すように、エミッ
ターベースショート型トラ一 ８ − ンシスタにおける少数キャリアの濃度分布と同様の分布
を示してしいる。
３図（Ａ）に示すように、通常のＰＮ接合ダイオードξ
こ類似した少数キャリアの濃度分布を示すのに対し、本
発明の構造では、第３図（Ｂ）乙こ示すように、エミッ
ターベースショート型トラ一 ８ − ンシスタにおける少数キャリアの濃度分布と同様の分布
を示してしいる。
同図（Ｂ）において、ＰＮＰ型ｌ・ランシスタのＩ＼−
スに相当する部分のＰ層とコレクタ部分に相当する部分
のＮ−層とで形成されるベースーコレクタ接合に正の電
圧か印加された場合に、エミッターヘース間はショート
されていても、わずかにＰ型ベース層の電位か」−かる
ことにより、高濃度にＮ型不純物か１・−プされたエミ
ッタに相当するＮ＋層からＰ型ｌベース層に少数キャリ
アであるｎ＋１か注入されることになる。この結果、少
数キャリアであるｎｌｐはＰ型層−Ｎ−型エピタキシャ
ル層−ｐ−層型半導体基板間に形成される寄生ＮＰＮト
ランジスタ動作を抑制する方向に働く。このようにして
Ｐ型層中の多数ギヤリア濃度を、」二重の誘起されたｎ
＋、が実効的に減少させ、寄生ＰＮ ］） ］ｌ−ラ
ンシスの電流増幅率を下げるために、無効電流比（ｋｌ
→を小さくする。
スに相当する部分のＰ層とコレクタ部分に相当する部分
のＮ−層とで形成されるベースーコレクタ接合に正の電
圧か印加された場合に、エミッターヘース間はショート
されていても、わずかにＰ型ベース層の電位か」−かる
ことにより、高濃度にＮ型不純物か１・−プされたエミ
ッタに相当するＮ＋層からＰ型ｌベース層に少数キャリ
アであるｎ＋１か注入されることになる。この結果、少
数キャリアであるｎｌｐはＰ型層−Ｎ−型エピタキシャ
ル層−ｐ−層型半導体基板間に形成される寄生ＮＰＮト
ランジスタ動作を抑制する方向に働く。このようにして
Ｐ型層中の多数ギヤリア濃度を、」二重の誘起されたｎ
＋、が実効的に減少させ、寄生ＰＮ ］） ］ｌ−ラ
ンシスの電流増幅率を下げるために、無効電流比（ｋｌ
→を小さくする。
第１１図は、実際のショットキーバリアダイオード形成
領域８Ａと、その周辺部の１）型カートリー 】 Ｏ
− ング部領域６Ａ及びＮ゛型カートリンク部領域１２Ａの
寸法関係の一例を示す図であり、この図ζこおいて、ａ
／ ５≧ｂ≧ａ ／ Ｉ Ｏの範囲内でｂの値を、通
常のマスク合わぜの精度寸法とじて選定することにより
第１０図に示すように、従来法に比較して無効電流比（
ｋ、→を実用１−、問題のない（１αの範囲内に制御す
ることかできるようになる。
領域８Ａと、その周辺部の１）型カートリー 】 Ｏ
− ング部領域６Ａ及びＮ゛型カートリンク部領域１２Ａの
寸法関係の一例を示す図であり、この図ζこおいて、ａ
／ ５≧ｂ≧ａ ／ Ｉ Ｏの範囲内でｂの値を、通
常のマスク合わぜの精度寸法とじて選定することにより
第１０図に示すように、従来法に比較して無効電流比（
ｋ、→を実用１−、問題のない（１αの範囲内に制御す
ることかできるようになる。
［発明の効果］
以上のように、この発明によれは、Ｐ型カートリンク部
内に、さらにＮ’型カートリンク部を形成する構造とし
たので、無効電流の少ない動作の安定した半導体集積回
路か得られ１、しかも高信頼性及び高速性を損ねること
なく、また、集積密度の低下を招来させず、さらに従来
の製造工程を増加させずに容易に製作することかできる
等の優れた効果がある。
内に、さらにＮ’型カートリンク部を形成する構造とし
たので、無効電流の少ない動作の安定した半導体集積回
路か得られ１、しかも高信頼性及び高速性を損ねること
なく、また、集積密度の低下を招来させず、さらに従来
の製造工程を増加させずに容易に製作することかできる
等の優れた効果がある。
第１図は、この発明の半導体集積回路の構成図、第２図
、その等価回路図、第３図（Ａ）、（Ｂ）は、従来の構
造と、この発明の構造の少数キャリアの分布状態を示す
図、第４図は、従来の半導体集積回路の構成図、第５図
は、その動作説明図、第６図は、」−記従来の半導体集
積回路の等価回路図、第７図は、ショットキーバリアダ
イオードと（Ａ）、（Ｂ）、（Ｃ）は半導体集積回路の
集積度を−ｋｍ Ｃｊだ場合に上記面積化か漸増するこ
とを説明するだめの図、第１０図は、従来構造と本発明
構造による無効電流を比較した場合のクラブ、第１１図
心；Ｉ、−１−１記本発明の効果を得るためのショツト
ギーハリア形成領域、■〕型カートリンク部領域及びＮ
゛型カートリンク部領域の寸法関係の一例を示す図であ
る。 １・・・Ｐ−型”Ｆ導体基板 ２・・・Ｎ″型埋込拡散ｊ【づ ３・・・Ｎ−型エピタキシャル層 ４・・・ｌ） ＋型分離拡散領域 ５・・・個別素子領域 ６・・・Ｐ型カートリング部 ７・・・保護膜 。 ８・・・障壁金属 ９・・・最終保護膜 １２・・・Ｎ１型カードリング部
、その等価回路図、第３図（Ａ）、（Ｂ）は、従来の構
造と、この発明の構造の少数キャリアの分布状態を示す
図、第４図は、従来の半導体集積回路の構成図、第５図
は、その動作説明図、第６図は、」−記従来の半導体集
積回路の等価回路図、第７図は、ショットキーバリアダ
イオードと（Ａ）、（Ｂ）、（Ｃ）は半導体集積回路の
集積度を−ｋｍ Ｃｊだ場合に上記面積化か漸増するこ
とを説明するだめの図、第１０図は、従来構造と本発明
構造による無効電流を比較した場合のクラブ、第１１図
心；Ｉ、−１−１記本発明の効果を得るためのショツト
ギーハリア形成領域、■〕型カートリンク部領域及びＮ
゛型カートリンク部領域の寸法関係の一例を示す図であ
る。 １・・・Ｐ−型”Ｆ導体基板 ２・・・Ｎ″型埋込拡散ｊ【づ ３・・・Ｎ−型エピタキシャル層 ４・・・ｌ） ＋型分離拡散領域 ５・・・個別素子領域 ６・・・Ｐ型カートリング部 ７・・・保護膜 。 ８・・・障壁金属 ９・・・最終保護膜 １２・・・Ｎ１型カードリング部
Claims (1)
- Ｐ導電型基板の所望の領域にＮ導電型埋込拡散層とを
有し、さらに、このＮ導電型埋込拡散層上にＮ導電型層
を有し、Ｐ導電型分離拡散領域によって囲まれた個別素
子領域内にショットキーバリア型ダイオードが形成され
た半導体集積回路において、上記ショットキーバリア型
ダイオードの障壁金属の周辺部に設けたＰ導電型ガード
リング部の拡散層領域内にＮ導電型ガードリング部を形
成したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13689388A JPH01305564A (ja) | 1988-06-03 | 1988-06-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13689388A JPH01305564A (ja) | 1988-06-03 | 1988-06-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01305564A true JPH01305564A (ja) | 1989-12-08 |
Family
ID=15186019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13689388A Pending JPH01305564A (ja) | 1988-06-03 | 1988-06-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01305564A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583485B2 (en) * | 2000-03-30 | 2003-06-24 | Koninklijke Philips Electronics N.V. | Schottky diode |
| JP2010045158A (ja) * | 2008-08-12 | 2010-02-25 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
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