JPH07297373A - 誘導性負荷要素に対する集積ドライバ回路装置 - Google Patents
誘導性負荷要素に対する集積ドライバ回路装置Info
- Publication number
- JPH07297373A JPH07297373A JP7099622A JP9962295A JPH07297373A JP H07297373 A JPH07297373 A JP H07297373A JP 7099622 A JP7099622 A JP 7099622A JP 9962295 A JP9962295 A JP 9962295A JP H07297373 A JPH07297373 A JP H07297373A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- driver circuit
- load element
- inductive load
- integrated driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Element Separation (AREA)
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 基板および多数の絶縁されたウェルと、負荷
要素を接続するための出力端子とを有する誘導性負荷要
素に対する集積されたドライバ回路装置において、誤機
能を回避する。 【構成】 ｐ導電形を有する高密度にドープされた基板
１とその上に施された等しい導電形のエピタキシャル層
２とを有し、エピタキシャル層内にウェルが配置されて
おり、その際に出力端子に対応付けられているウェル３
を横方向に包囲するｎドープされた領域が設けられてい
る。
要素を接続するための出力端子とを有する誘導性負荷要
素に対する集積されたドライバ回路装置において、誤機
能を回避する。 【構成】 ｐ導電形を有する高密度にドープされた基板
１とその上に施された等しい導電形のエピタキシャル層
２とを有し、エピタキシャル層内にウェルが配置されて
おり、その際に出力端子に対応付けられているウェル３
を横方向に包囲するｎドープされた領域が設けられてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、基板および多数の絶縁
されたウェルと、負荷要素を接続するための出力端子と
を有する誘導性負荷要素に対する集積されたドライバ回
路装置に関する。
されたウェルと、負荷要素を接続するための出力端子と
を有する誘導性負荷要素に対する集積されたドライバ回
路装置に関する。
【０００２】
【従来の技術】電力用トランジスタを有する集積回路装
置は現在では３０Ａまでの電流をスイッチングする。オ
ーム性負荷も容量性負荷も誘導性負荷も駆動される。ｐ
基板と、そのなかに配置されており電気デバイスを収容
するｎドープされたウェルとを有する電力用集積回路装
置においては、ウェルが有効に互いに絶縁され得るよう
に、形成されたｐｎ接合が常に阻止方向にバイアスされ
ていなければならない。従って基板は回路の最も低い電
位と接続される。
置は現在では３０Ａまでの電流をスイッチングする。オ
ーム性負荷も容量性負荷も誘導性負荷も駆動される。ｐ
基板と、そのなかに配置されており電気デバイスを収容
するｎドープされたウェルとを有する電力用集積回路装
置においては、ウェルが有効に互いに絶縁され得るよう
に、形成されたｐｎ接合が常に阻止方向にバイアスされ
ていなければならない。従って基板は回路の最も低い電
位と接続される。
【０００３】他方、誘導性負荷または誘導性成分を有す
る負荷がそれらを流れる電流の突然の遮断の際に逆電圧
を発生することは知られている（図４）。集積回路ＩＳ
は電力用トランジスタＴおよびそのドライバ回路１０を
含んでいる。出力端子Ｃには誘導性負荷Ｌが接続されて
おり、その他方の端子は基準電位と接続されている。ト
ランジスタＴのスイッチオフの際に、出力端子Ｃ（コレ
クタ）と接続されているｎウェルは負電位をとる。その
結果として、スイッチング電流のオーダーの少数キャリ
ア電流がｐ基板中に注入される。少数キャリアは中性の
基板内を単に濃度勾配に基づいて移動する。チップ背面
および集積回路の表面におけるｎウェルは電荷キャリア
に対するシンクとして作用する。その際にいわゆる横電
流が生ずる。少数キャリアの一部は基板内で再結合す
る。しかしながら基板の結晶の質は一般に、わずかな再
結合速度のみが生ずるように、または高いキャリア寿命
が生ずるように良好である。その結果、集積回路のデバ
イスが埋込まれているｎウェルが相応に大きい横電流を
引き入れ、このことはたとえばバイポーラｐｎｐトラン
ジスタの望ましくない能動化による集積回路の誤機能を
招く。
る負荷がそれらを流れる電流の突然の遮断の際に逆電圧
を発生することは知られている（図４）。集積回路ＩＳ
は電力用トランジスタＴおよびそのドライバ回路１０を
含んでいる。出力端子Ｃには誘導性負荷Ｌが接続されて
おり、その他方の端子は基準電位と接続されている。ト
ランジスタＴのスイッチオフの際に、出力端子Ｃ（コレ
クタ）と接続されているｎウェルは負電位をとる。その
結果として、スイッチング電流のオーダーの少数キャリ
ア電流がｐ基板中に注入される。少数キャリアは中性の
基板内を単に濃度勾配に基づいて移動する。チップ背面
および集積回路の表面におけるｎウェルは電荷キャリア
に対するシンクとして作用する。その際にいわゆる横電
流が生ずる。少数キャリアの一部は基板内で再結合す
る。しかしながら基板の結晶の質は一般に、わずかな再
結合速度のみが生ずるように、または高いキャリア寿命
が生ずるように良好である。その結果、集積回路のデバ
イスが埋込まれているｎウェルが相応に大きい横電流を
引き入れ、このことはたとえばバイポーラｐｎｐトラン
ジスタの望ましくない能動化による集積回路の誤機能を
招く。
【０００４】ヨーロッパ特許出願公開第0284979号明細
書に示されているように、前記の問題は基板が各ダイオ
ードを介して誘導性負荷を接続するための出力端子また
は参照電位に接続するための参照端子と接続されること
により解決されている。
書に示されているように、前記の問題は基板が各ダイオ
ードを介して誘導性負荷を接続するための出力端子また
は参照電位に接続するための参照端子と接続されること
により解決されている。
【０００５】
【発明が解決しようとする課題】本発明の課題は前記の
問題を別の手段で解決することにある。
問題を別の手段で解決することにある。
【０００６】
【課題を解決するための手段】この課題は請求項１およ
び４に記載された特徴により解決される。
び４に記載された特徴により解決される。
【０００７】本発明の実施態様は従属請求項に記載され
ている。
ている。
【０００８】
【発明の効果】本発明は、請求項１および４の特徴を有
する集積回路が集積回路の製造のために異なる構成のウ
ェハのみは必要とするが、それ以外には集積回路を製造
するためのプロセスが不変にとどまるという利点を有す
る。
する集積回路が集積回路の製造のために異なる構成のウ
ェハのみは必要とするが、それ以外には集積回路を製造
するためのプロセスが不変にとどまるという利点を有す
る。
【０００９】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
明を一層詳細に説明する。
【００１０】図１によれば、基板１の上にエピタキシャ
ル層２が施されている。エピタキシャル層２にはウェル
３、４および５が設けられており、それらのなかに集積
回路装置の個々の要素が実現されている。たとえばウェ
ル３は電力用トランジスタを含んでおり、ウェル４はド
ライバートランジスタを含んでいる。集積回路の個々の
要素の詳細は一般に当業者に知られている。たとえば文
献ウィトマン（D.Widmann)、メーダー(H.Maeder)、フリ
ードリツヒ(H.Friedrich) 著「高密度集積回路のテクノ
ロジー(Technologie hochintegrierter Schaltungen)」
シュプリンガー出版、１９８８年を参照されたい。
ル層２が施されている。エピタキシャル層２にはウェル
３、４および５が設けられており、それらのなかに集積
回路装置の個々の要素が実現されている。たとえばウェ
ル３は電力用トランジスタを含んでおり、ウェル４はド
ライバートランジスタを含んでいる。集積回路の個々の
要素の詳細は一般に当業者に知られている。たとえば文
献ウィトマン（D.Widmann)、メーダー(H.Maeder)、フリ
ードリツヒ(H.Friedrich) 著「高密度集積回路のテクノ
ロジー(Technologie hochintegrierter Schaltungen)」
シュプリンガー出版、１９８８年を参照されたい。
【００１１】第１の実施例では基板１は通常のｐ基板に
くらべて高いドーピング密度、たとえば１０17ｃｍ-3よ
りも大きいアクセプタドーピング密度を有するｐ導電形
である。ドーピング密度が高いほど、達成可能な結果は
効果的である。比較のために通常のｐ基板は約１０15ｃ
ｍ-3のアクセプタドーピング密度を有する。ｐ+ 基板の
上に約１×１０15ｃｍ-3のアクセプタドーピング密度を
有するエピタキシャルｐ層２が施されている。ウェル３
ないし５はこのエピタキシャル層２内に、続いて製造す
べきデバイスと同じく、ｐ基板の際に使用される集積回
路要素に対する製造プロセスの変更なしに製造され得
る。回路装置はエミッタとしてｎウェル３、共通のベー
スとしてｐエピタキシャル層およびｐ+ 基板、コレクタ
としてウェル５を有するｎｐｎトランジスタとして動作
する。ｐ+ 基板は鏡のような作用を有し、そこで電荷キ
ャリアが鏡映され、従って基板のなかに入り込まない。
くらべて高いドーピング密度、たとえば１０17ｃｍ-3よ
りも大きいアクセプタドーピング密度を有するｐ導電形
である。ドーピング密度が高いほど、達成可能な結果は
効果的である。比較のために通常のｐ基板は約１０15ｃ
ｍ-3のアクセプタドーピング密度を有する。ｐ+ 基板の
上に約１×１０15ｃｍ-3のアクセプタドーピング密度を
有するエピタキシャルｐ層２が施されている。ウェル３
ないし５はこのエピタキシャル層２内に、続いて製造す
べきデバイスと同じく、ｐ基板の際に使用される集積回
路要素に対する製造プロセスの変更なしに製造され得
る。回路装置はエミッタとしてｎウェル３、共通のベー
スとしてｐエピタキシャル層およびｐ+ 基板、コレクタ
としてウェル５を有するｎｐｎトランジスタとして動作
する。ｐ+ 基板は鏡のような作用を有し、そこで電荷キ
ャリアが鏡映され、従って基板のなかに入り込まない。
【００１２】集積回路装置の出力端子に接続されている
誘導性負荷の転流の際に、基板１とエピタキシャル層２
との間のｐ+ ｐ接合により生ずるドリフト場は基板に注
入される少数キャリアを劇的に減ずる。少数キャリアは
ｐ+ 基板１とｎウェル５との間の中間空間を主として横
方向に運動する。実施例ではｎウェル５は注入された少
数キャリアを吸い出す保護リングとしての役割をする。
保護リング５の外側に配置されている電気的要素への悪
影響は生じない。
誘導性負荷の転流の際に、基板１とエピタキシャル層２
との間のｐ+ ｐ接合により生ずるドリフト場は基板に注
入される少数キャリアを劇的に減ずる。少数キャリアは
ｐ+ 基板１とｎウェル５との間の中間空間を主として横
方向に運動する。実施例ではｎウェル５は注入された少
数キャリアを吸い出す保護リングとしての役割をする。
保護リング５の外側に配置されている電気的要素への悪
影響は生じない。
【００１３】それにもかかわらずｐ+ ドープされた基板
に入り込み得る少数キャリアは低濃度にドープされたｐ
基板内におけるよりも著しく短いキャリア寿命を有し、
従って回路の機能に有害な作用を生じることはない。
に入り込み得る少数キャリアは低濃度にドープされたｐ
基板内におけるよりも著しく短いキャリア寿命を有し、
従って回路の機能に有害な作用を生じることはない。
【００１４】幾何学的寸法に関しては、図１によるウェ
ハの全厚みは約３００μｍであり、またウェル３ないし
５と基板１との間のエピタキシャル層の中間範囲は３な
いし１０μｍのオーダーである。
ハの全厚みは約３００μｍであり、またウェル３ないし
５と基板１との間のエピタキシャル層の中間範囲は３な
いし１０μｍのオーダーである。
【００１５】本発明の第２の実施例は同じく図１により
説明することができる。相違点としては、基板１がｎド
ープされており、またウェル５は電荷キャリアを吸い出
さない。ｎ基板のドーピングは横電流抑制に対して非臨
界的であり、従ってそれは他の予め定められた観点によ
り設定され得る。エピタキシャルｐ層２の層厚およびド
ーピングは第１の実施例の場合と同様に選ぶことができ
る。
説明することができる。相違点としては、基板１がｎド
ープされており、またウェル５は電荷キャリアを吸い出
さない。ｎ基板のドーピングは横電流抑制に対して非臨
界的であり、従ってそれは他の予め定められた観点によ
り設定され得る。エピタキシャルｐ層２の層厚およびド
ーピングは第１の実施例の場合と同様に選ぶことができ
る。
【００１６】先ずエピタキシャル層２、次に基板１内へ
ウェル３を介して少数キャリアを注入する場合には、ｎ
基板内の電荷キャリアは多数キャリアであり、従って前
記の問題に関して有害でない。
ウェル３を介して少数キャリアを注入する場合には、ｎ
基板内の電荷キャリアは多数キャリアであり、従って前
記の問題に関して有害でない。
【００１７】図２による第３の実施例ではｐドープされ
た基板１内に、それぞれ高密度にドープされたｐ+ 絶縁
トレンチにより互いに電気的に絶縁されているｎドープ
されたウェルが形成される。第１のウェル内にエミッタ
Ｅ、ベースＢおよびコレクタ端子Ｃを有するバイポーラ
トランジスタＴが通常の技術で製造されている。本発明
により、非線形要素としてのダイオードＤ１がコレクタ
として作用するｎウェルと参照電位に接続するための参
照端子Ｒとの間に阻止方向に接続されている。そのため
にｎウェル内にｐドープされた範囲が作られ、また参照
電位と接続される。同様にしてもちろんＭＯＳトランジ
スタにおいてもソースまたはドレイン端子がこのような
ダイオードＤ１を介して参照電位、すなわち接地点に接
続され得る。負のｎウェルに通ずる電荷キャリア注入の
際に、横電流はダイオードＤ１を介して流出させること
ができる。しかしこのことは、基板が電位的に追随また
は浮動し得るときにのみ可能である。そのために、参照
端子Ｒは２つの逆並列に接続されているダイオードＤ２
およびＤ３を介して基板Ｓと接続されている。
た基板１内に、それぞれ高密度にドープされたｐ+ 絶縁
トレンチにより互いに電気的に絶縁されているｎドープ
されたウェルが形成される。第１のウェル内にエミッタ
Ｅ、ベースＢおよびコレクタ端子Ｃを有するバイポーラ
トランジスタＴが通常の技術で製造されている。本発明
により、非線形要素としてのダイオードＤ１がコレクタ
として作用するｎウェルと参照電位に接続するための参
照端子Ｒとの間に阻止方向に接続されている。そのため
にｎウェル内にｐドープされた範囲が作られ、また参照
電位と接続される。同様にしてもちろんＭＯＳトランジ
スタにおいてもソースまたはドレイン端子がこのような
ダイオードＤ１を介して参照電位、すなわち接地点に接
続され得る。負のｎウェルに通ずる電荷キャリア注入の
際に、横電流はダイオードＤ１を介して流出させること
ができる。しかしこのことは、基板が電位的に追随また
は浮動し得るときにのみ可能である。そのために、参照
端子Ｒは２つの逆並列に接続されているダイオードＤ２
およびＤ３を介して基板Ｓと接続されている。
【００１８】
【発明の効果】以上詳細に説明した本発明は誘導性負荷
を駆動するための集積回路を前記の問題に対して、特に
回路装置の誤機能に対して有効かつ確実に保護する。さ
らに本発明は簡単かつ経済的に製造可能であり、その際
に集積回路装置に対する製造方法が変更される必要はな
く、せいぜいレイアウトの変更が行われるだけである。
本来のプロセスの進行は不変にとどまり得る。
を駆動するための集積回路を前記の問題に対して、特に
回路装置の誤機能に対して有効かつ確実に保護する。さ
らに本発明は簡単かつ経済的に製造可能であり、その際
に集積回路装置に対する製造方法が変更される必要はな
く、せいぜいレイアウトの変更が行われるだけである。
本来のプロセスの進行は不変にとどまり得る。
【図１】本発明による特徴を有するウェハの断面図。
【図２】回路装置を説明するためのウェハの断面図。
【図３】図２に対する等価回路図。
【図４】本発明の問題を説明するための公知の原理回路
図。
図。
１ 基板 ２ エピタキシャル層 ３〜５ ウェル
Claims (5)
- 【請求項１】 基板および多数の絶縁されたウェルと、
負荷要素を接続するための出力端子とを有する誘導性負
荷要素に対する集積ドライバ回路装置において、ｐ導電
形を有する高密度にドープされた基板（１）とその上に
施された等しい導電形のエピタキシャル層（２）とを有
し、エピタキシャル層（２）内にウェルが配置されてお
り、その際に出力端子に対応付けられているウェル
（３）を横方向に包囲するｎドープされた領域（５）が
設けられていることを特徴とする誘導性負荷要素に対す
る集積ドライバ回路装置。 - 【請求項２】 基板のアクセプタドーピングがエピタキ
シャル層のアクセプタドーピングよりも少なくとも２桁
大きいことを特徴とする請求項１記載の回路装置。 - 【請求項３】 誘導性負荷要素の転流の際に電気的ドリ
フト場が基板（１）およびエピタキシャル層（２）の移
行範囲内に生ずることを特徴とする請求項１または２記
載の回路装置。 - 【請求項４】 基板および多数の絶縁されたウェルと、
負荷要素を接続するための出力端子とを有する誘導性負
荷要素に対する集積ドライバ回路装置において、ｎドー
プされたエミッタとしてのウェル（３）と、ウェル
（３）を横方向に包囲するｎドープされたコレクタとし
ての領域（５）と、ｐ導電形を有する高密度にドープさ
れた基板（１）と、その上に施されたベースとしてのエ
ピタキシャル層（２）とを有するｎｐｎトランジスタを
含んでいることを特徴とする誘導性負荷要素に対する集
積ドライバ回路装置。 - 【請求項５】 誘導性負荷要素をドライブするために使
用されることを特徴とする請求項１ないし４１つに記載
の集積ドライバ回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4411869A DE4411869C2 (de) | 1994-04-06 | 1994-04-06 | Schaltungsanordnung mit einer integrierten Treiberschaltungsanordnung |
| DE4411869.4 | 1994-04-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297373A true JPH07297373A (ja) | 1995-11-10 |
Family
ID=6514755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7099622A Pending JPH07297373A (ja) | 1994-04-06 | 1995-03-31 | 誘導性負荷要素に対する集積ドライバ回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5719431A (ja) |
| EP (1) | EP0676808B1 (ja) |
| JP (1) | JPH07297373A (ja) |
| KR (1) | KR100334381B1 (ja) |
| DE (2) | DE4411869C2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19518524C2 (de) * | 1995-05-19 | 1997-03-20 | Siemens Ag | Schaltungsanordnung zur Verringerung einer Minoritätsträgerinjektion in ein Substrat |
| US5610079A (en) * | 1995-06-19 | 1997-03-11 | Reliance Electric Industrial Company | Self-biased moat for parasitic current suppression in integrated circuits |
| DE19805786A1 (de) | 1998-02-12 | 1999-08-26 | Siemens Ag | Halbleiterbauelement mit Struktur zur Vermeidung von Querströmen |
| DE19840031C2 (de) * | 1998-09-02 | 2002-09-19 | Infineon Technologies Ag | Halbleiteranordnung |
| DE10006519B4 (de) * | 2000-02-15 | 2004-03-11 | Infineon Technologies Ag | MOSFET-Treibertransistor und Verfahren zum Herstellen desselben |
| DE10014659C2 (de) * | 2000-03-24 | 2002-08-01 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und entsprechende Herstellungsverfahren |
| DE10202479A1 (de) * | 2002-01-23 | 2003-08-07 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit einer Struktur zur Verringerung eines Minoritätsladungsträgerstromes |
| DE10350162B4 (de) * | 2003-10-28 | 2011-07-28 | Infineon Technologies AG, 81669 | Halbleiterbauteil |
| DE102004032912B4 (de) * | 2004-07-07 | 2012-02-16 | Infineon Technologies Ag | Halbleiterbauelementanordnung mit einer Schutzanordnung zur Reduzierung einer Minoritätsladungsträger-Injektion |
| CN100459145C (zh) * | 2006-12-15 | 2009-02-04 | 东南大学 | 高压功率集成电路隔离结构 |
| US8992306B2 (en) * | 2007-07-30 | 2015-03-31 | Igt | Gaming system and method providing variable payback percentages |
| DE102008004682A1 (de) | 2008-01-16 | 2009-09-10 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit einer Schutzstruktur zur Reduktion eines Minoritätsladungsträgerstromes |
| US7943960B2 (en) * | 2008-02-01 | 2011-05-17 | Infineon Technologies Ag | Integrated circuit arrangement including a protective structure |
| US7977768B2 (en) * | 2008-04-01 | 2011-07-12 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
| US8814661B2 (en) | 2011-12-20 | 2014-08-26 | Igt | Gaming machines having normal and hot modes |
| US9524614B2 (en) | 2012-09-25 | 2016-12-20 | Igt | Gaming system and method for permanently increasing the average expected payback percentage of a game for a player |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4044373A (en) * | 1967-11-13 | 1977-08-23 | Hitachi, Ltd. | IGFET with gate protection diode and antiparasitic isolation means |
| DE2560247C2 (de) * | 1975-02-27 | 1983-04-14 | Siemens AG, 1000 Berlin und 8000 München | Integrierte Halbleiterschaltungsanordnung |
| DE2508553C3 (de) * | 1975-02-27 | 1981-06-25 | Siemens AG, 1000 Berlin und 8000 München | Integrierte Halbleiterschaltungsanordnung |
| DE3018848A1 (de) * | 1980-05-16 | 1981-11-26 | SIEMENS AG AAAAA, 1000 Berlin und 8000 München | Verfahren zur herstellung monolithisch intetgrierter mos- und bipolar-halbleiteranordnungen fuer den vhf- und den uhf-bereich |
| US4496849A (en) * | 1982-02-22 | 1985-01-29 | General Motors Corporation | Power transistor protection from substrate injection |
| JPS59152660A (ja) * | 1983-02-21 | 1984-08-31 | Nec Corp | 半導体装置 |
| IT1215402B (it) * | 1987-03-31 | 1990-02-08 | Sgs Microelettronica Spa | Circuito integrato di pilotaggio di carichi induttivi riferiti a terra. |
| DE68911321T2 (de) * | 1988-01-21 | 1994-07-07 | Exar Corp | Verfahren zum Herstellen eines komplementären BICMOS-Transistors mit isoliertem vertikalem PNP-Transistor. |
| DD273722A1 (de) * | 1988-07-05 | 1989-11-22 | Zentr Wissenschaft & Tech Veb | Anordnung zur reduzierung des latchup-effektes bei integrierten cmos-schaltungen |
| EP0382865A1 (de) * | 1989-02-14 | 1990-08-22 | Siemens Aktiengesellschaft | Anordnung zur Verminderung von Latch-up-Störanfälligkeit bei CMOS-Halbleiterschaltungen |
| US5455447A (en) * | 1989-05-10 | 1995-10-03 | Texas Instruments Incorporated | Vertical PNP transistor in merged bipolar/CMOS technology |
| JPH03138974A (ja) * | 1989-10-24 | 1991-06-13 | Toshiba Corp | Ｂｉ―ＣＭＯＳ集積回路 |
| US5171699A (en) * | 1990-10-03 | 1992-12-15 | Texas Instruments Incorporated | Vertical DMOS transistor structure built in an N-well CMOS-based BiCMOS process and method of fabrication |
| EP0544047B1 (en) * | 1991-11-25 | 1998-02-18 | STMicroelectronics S.r.l. | High current MOS transistor integrated bridge structure optimising conduction power losses |
| EP0630523B1 (en) * | 1992-03-10 | 1998-08-19 | Analog Devices, Inc. | Circuit construction for controlling saturation of a transistor |
| US5514901A (en) * | 1994-05-17 | 1996-05-07 | Allegro Microsystems, Inc. | Epitaxial island with adjacent asymmetrical structure to reduce collection of injected current from the island into other islands |
-
1994
- 1994-04-06 DE DE4411869A patent/DE4411869C2/de not_active Expired - Fee Related
-
1995
- 1995-03-31 JP JP7099622A patent/JPH07297373A/ja active Pending
- 1995-04-04 DE DE59501583T patent/DE59501583D1/de not_active Expired - Lifetime
- 1995-04-04 EP EP95105049A patent/EP0676808B1/de not_active Expired - Lifetime
- 1995-04-06 US US08/417,825 patent/US5719431A/en not_active Expired - Lifetime
- 1995-04-06 KR KR1019950007930A patent/KR100334381B1/ko not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950034753A (ko) | 1995-12-28 |
| KR100334381B1 (ko) | 2002-10-31 |
| DE4411869A1 (de) | 1995-10-12 |
| EP0676808A1 (de) | 1995-10-11 |
| DE59501583D1 (de) | 1998-04-16 |
| US5719431A (en) | 1998-02-17 |
| DE4411869C2 (de) | 1997-05-15 |
| EP0676808B1 (de) | 1998-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100683100B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
| JP3342918B2 (ja) | 集積回路における静電的放電に対してパッドを保護するためのダイオード構造 | |
| US4466011A (en) | Device for protection against leakage currents in integrated circuits | |
| US7202531B2 (en) | Semiconductor device | |
| JPH10209377A (ja) | 静電気保護回路 | |
| JPS6358380B2 (ja) | ||
| KR100208632B1 (ko) | 반도체 집적 회로 및 그 제조 방법 | |
| JPH0347593B2 (ja) | ||
| KR100334381B1 (ko) | 유도성부하소자용집적드라이버회로 | |
| EP0103306B1 (en) | Semiconductor protective device | |
| US5243214A (en) | Power integrated circuit with latch-up prevention | |
| EP0043007B1 (en) | Saturation-limited bipolar transistor circuit structure and method of making | |
| CN107658291B (zh) | 用于保护集成电路免于静电放电的结构 | |
| US6815799B2 (en) | Semiconductor integrated circuit device | |
| US4812891A (en) | Bipolar lateral pass-transistor for CMOS circuits | |
| US5608259A (en) | Reverse current flow prevention in a diffused resistor | |
| EP0564473A1 (en) | Piso electrostatic discharge protection device | |
| JPH06104459A (ja) | 半導体装置 | |
| JP3493681B2 (ja) | 埋込みアバランシュ・ダイオード | |
| US6927460B1 (en) | Method and structure for BiCMOS isolated NMOS transistor | |
| US6144066A (en) | Protection of the logic well of a component including an integrated MOS power transistor | |
| JP3459532B2 (ja) | 半導体集積回路およびその製造方法 | |
| JP4838421B2 (ja) | アナログ・スイッチ | |
| JP2004207702A (ja) | パワートランジスタおよびそれを用いた半導体集積回路 | |
| US6781804B1 (en) | Protection of the logic well of a component including an integrated MOS power transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051124 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060420 |