JPH01305574A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタの製造方法に関するものであ
る。

〔従来の技術〕

例えばアクティブマトリックス型液晶表示素子の画素電
極形成基板にその各画素電極とそれぞれ対応させて配設
される画素電極駆動用の薄膜トランジスタは、一般に逆
スタガー型のものとされている。

この逆スタガー型の薄膜トランジスタは、基板面に形成
したゲート電極と、このゲート電極を覆うゲート絶縁膜
と、このゲート絶縁膜上に前記ゲート電極と対向させて
形成された１−８ｒからなる半導体層と、この半導体層
の上にｎ”−５ｌからなるコンタクト層を介して形成さ
れたソースおよびドレイン電極とからなっている。なお
、ゲート電極はこれと一体に形成された制御ラインにつ
ながっており、またソース電極とドレイン電極の一方例
えばドレイン電極はこれと一体に形成されたデータライ
ンにつながり、他方の電極つまりソース電極は、ゲート
絶縁膜２上に形成される透明画素電極との接続電極とさ
れている。

この薄膜トランジスタは、従来次のようにして製造され
ている。

第２図は従来の方法で製造された薄膜トランジスタを示
したもので、この薄膜トランジスタは、ガラスからなる
透明基板１面にＡ、ｆ？またはＣｒ等の金属からなるゲ
ート電極Ｇを形成した後、その上に基板はぼ全面にわた
って、ＳｊＮ等の透明絶縁材からなる透明ゲート絶縁膜
２と、半導体層となる１−８ｉ膜とを順次プラズマＣＶ
Ｄ法等により積層して、この１−８ｉ膜をバターニング
することによりゲート電極Ｇと対向する半導体層３を形
成し、この半導体層３の上にそのチャンネル領域を覆う
ように絶縁膜からなるブロッキング層４を形成した後、
その上に、コンタクト層となるｎ十−８１膜と、ソース
およびドレイン電極となるＡノまたはＣｒ等の金属膜と
を順次積層して、この金属膜とｎ＋−８ｉ膜とをバター
ニングすることにより、ソース電極Ｓおよびドレイン電
極りと、その下のコンタクト層５，５とを形成する方法
で製造されている。なお、上記ブロッキング層４は、ソ
ース電極Ｓとドレイン電極りのバターニング時に半導体
層３のチャンネル領域かエツチングされるのを防ぐため
に設けられている。

ところで、この薄膜トランジスタは、上記のようにゲー
ト電極Ｇ上に、ゲー］・絶縁膜２、半導体層３、コンタ
クト層５，５およびソース、トレイン電極Ｓ、Ｄを積層
したものであるために、その製造過程においてゲート絶
縁膜２と半導体層３とにゲート電極Ｇに達するクラック
やピンホール等の欠陥が発生すると、ゲート電極Ｇとソ
ース電極Ｓとの間、またはゲート電極Ｇとドレイン電極
りとの間に層間ショートを生じてしまうことかある。

なお、上記ゲート絶縁膜２および半導体層３に発生する
欠陥は、主に温度変化によって生じており、ゲート絶縁
膜２と半導体層３となる１−３ｉ膜は、プラズマＣＶＤ
法等により高温化で形成されるために、この後の温度降
下によりゲート絶縁膜２と１−３ｊ膜が収縮してクラッ
クやピンホール等の欠陥を発生する。また、一般にゲー
ト絶縁膜２と半導体層３となる１−８ｊ膜とは、その膜
間の汚染を防ぐために連続して形成されるために、ゲー
ト絶縁膜２に発生する欠陥と半導体層３に発生ずる欠陥
とは連続した欠陥となることが多く、したがって、この
欠陥がソース電極Ｓおよびドレイン電極りの形成部に発
生すると、ゲート電極Ｇとソース電極Ｓおよびドレイン
電極りとの間に層間ショートを生じてしまう。

このため、従来は、基板１面にゲート電極Ｇを形成した
後、このゲート電極Ｇを陽極酸化処理してゲートｔｉｔ
ｉ極Ｇの表面全体に第２図に示したような酸化絶縁層ａ
を生成し、この後前述した方法でゲート絶縁膜２、半導
体層３およびソース、ドレイン電極Ｓ、Ｄを形成するこ
とにより、ゲート絶縁膜２と半導体層３とにゲート電極
Ｇに達する欠陥が発生した場合に生ずる層間ショートを
、ゲート電極表面の酸化絶縁層ａて防ぐようにしている
。

〔発明が解決しようとする課題〕

しかしながら、上記のようにゲート電極Ｇの表面全体に
層間ショートを防ぐための酸化絶縁層ａを生成させてい
る従来の薄膜トランジスタの製造方法では、ゲート電極
Ｇの表面に酸化絶縁層ａを均一な厚さに生成させること
が難しいために、ゲート電極Ｇの表面に、酸化絶縁層ａ
の厚さが薄い部分や酸化絶縁層ａが生成しない部分がで
きることがあり、そのために、ゲート絶縁膜２に発生す
る欠陥が酸化絶縁層ａの厚さか薄い部分や酸化絶縁層ａ
が生成しない部分に発生した場合には上記層間ショート
を防ぐことができなくなるし、また、ゲート電極Ｇの表
面全体に酸化絶縁層ａを生成させたのでは、ゲート電極
Ｇと半導体層３との間の絶縁層が酸化絶縁層ａとゲート
絶縁膜２の二層膜となってトランジスタの特性に影響を
及ぼすという問題もあった。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、ゲート電極の表面全
体に酸化絶縁層を生成させることなくゲート電極とソー
ス電極およびドレイン電極との間の層間ショートを確実
に防ぐことができる薄膜ｌ・ランジスタの製造方法を提
供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタの製造方法は、基板面にゲー
ト電極を形成した後その上にゲート絶縁膜と半導体層と
を順次形成する工程と、前記半導体層の形成前もしくは
形成後に前記ゲート絶縁膜の下のゲート電極の陽極酸化
処理を行なう工程と、前記半導体層の上にソースおよび
トレイン電極を形成する］−程とからなることを特徴と
するものである。

〔作用〕

ずなわぢ、本発明は、ゲート電極の上にゲート絶縁膜を
形成した後、あるいはゲート電極の上にゲート絶縁膜と
半導体層とを形成した後に、前記ゲート絶縁膜の下のゲ
ート電極の陽極酸化処理を行なうことにより、ゲート電
極の表面のうち、ゲート絶縁膜またはこのゲート絶縁膜
と半導体層とに発生したゲート電極に達する欠陥と対応
する部分のみに酸化絶縁層を生成させてやるようにした
もので、このようにすれば、ゲート電極に達する欠陥か
どのような位置に発生しても、この欠陥がある部分のゲ
ート電極表面には必ず酸化絶縁層が生成するから、ゲー
ト絶縁膜およびその上の半導体層に欠陥が発生しても、
この欠陥部分での層間ンヨートを上記酸化絶縁層によっ
て防ぐことができる。したがって、本発明によれば、従
来のようにゲート電極の表面全体に酸化絶縁層を生成さ
せなくても、ゲート電極とソース電極およびドレイン電
極との間の層間ショートを確実に防ぐことができるし、
また、ゲート電極の表面に生成する酸化絶縁層は、上記
欠陥と対応する微小な部分のみにしか生成しないから、
この酸化絶縁層がトランジスタの特性に影響を及ぼすこ
とはない。

〔実施例〕

以下、本発明の薄膜トランジスタの製造方法についてそ
の一実施例を第１図を参照して説明する。

まず、第１図（ａ）に示すように基板１面にゲート電極
Ｇを形成した後、その上に、従来の方法と同じ方法で、
基板はぼ全面にわたる透明ゲー；・絶縁膜２と、ゲート
電極Ｇと対向する１−３ｊ半導体層３とを形成し、さら
にこの半導体層３の上に、そのチャンネル領域を覆うブ
ロッキング層４を形成する。なお、ゲート絶縁膜２と、
半導体層３となる１−８ｊ膜とは、その膜間の汚染を防
ぐために連続して積層するのが望ましい。

この後、ゲー）・電極Ｇに電流を流してこのゲート電極
Ｇの陽極酸化処理を行なう。この場合、ゲート絶縁膜２
と半導体層３とにゲート電極Ｇに達する欠陥かなければ
ゲート電極Ｇは陽極酸化されないが、ゲート絶縁膜２と
半導体層３との両方の同じ箇所にクラックやピンホール
等の欠陥が発生して、この欠陥がゲート電極Ｇに達して
いる場合には、上記陽極酸化処理を行なうと、ゲート電
極Ｇの表面のうち、ゲート電極Ｇに達している欠陥と対
応する部分だけが局部的に陽極酸化され、ゲート電極表
面のこの部分のみに酸化絶縁層ａか第１図（ｂ）に示す
ように生成する。なお、ゲート絶縁膜２と半導体層３と
に発生ずる欠陥は、ゲート電極Ｇの側縁部に対応する段
差部付近に発生ずることが多く、したがって酸化絶縁層
ａは、はとんとの場合、図のようにゲート電極Ｇの側縁
部付近に生成する。

この後は、上記半導体層３の上に、従来の方法と同様に
してコンタクト層となるｎ＋−８ｌ膜と、ソースおよび
ドレイン電極となるＡ、ｆ？またはＣｒ等の金属膜とを
順次積層し、この金属膜とｎ＋−８１膜とをパターニン
グして第１図（Ｃ）に示すようにソース電極Ｓおよびド
レイン電極りとその下のコンタクト層５，５とを形成す
る。

しかして、上記薄膜トランジスタの製造方法においては
、ゲート電極Ｇの上にゲート絶縁膜２と半導体層３とブ
ロッキング層４とを形成した後に、ゲート絶縁膜２の下
のゲート電極Ｇの陽極酸化処理を行なうことにより、ゲ
ート電極Ｇの表面のうち、ゲート絶縁膜２と半導体層３
とに発生したゲート電極Ｇに達する欠陥と対応する部分
のみに酸化絶縁層ａを生成させてやるようにしているか
ら、ゲート電極Ｇに達する欠陥がどのような位置に発生
しても、この欠陥がある部分のゲート電極表面には必ず
酸化絶縁層ａか生成することになり、したがって、ゲー
ト絶縁膜２およびその上の半導体層３に欠陥か発生して
も、この欠陥部分での層間ショートを上記酸化絶縁層ａ
によって防くことができる。なお、ゲート絶縁膜２と半
導体層３とに発生した欠陥の位置がずれている場合は、
ゲート絶縁膜２の欠陥がゲート電極Ｇに達していても、
この欠陥かその上の半導体層３で覆われているために、
ゲ−１・電極Ｇの上記欠陥と対応する部分には酸化絶縁
層か生成しないか、この部分に酸化絶縁層がなくても、
この部分での層間ショートは、上記欠陥の上を覆ってい
る半導体層３によって防止される。したかって、この製
造方法によれば、従来のようにゲート電極の表面全体に
酸化絶縁層を生成させなくても、ゲート電極Ｇとソース
電極Ｓおよびドレイン電極りとの間の層間ショートを確
実に防くことができる。また、上記製造方法によれば、
ゲート電極Ｇの表面に生成する酸化絶縁層ａは、ゲート
電極Ｇに達する欠陥かある微小な部分のみにしか生成し
ないから、この酸化絶縁層ａがトランジスタの特性に影
響を及はずことはない。

一］］− なお、上記実施例では、半導体層３の」二のブロッキン
グ層４を形成しているが、このブロッキング層４は必ず
しも必要ではないし、また、り゛−１−電極Ｇの陽極酸
化処理は、ゲート絶縁膜２を形成した後、半導体層３を
形成する前に行なってもよく、このように半導体層］３
の形成前にゲート電極Ｇの陽極酸化処理を行なう場合は
、ゲ−１・′電極Ｇの表面のうち、ゲート絶縁膜２に発
生したケ−１・電極Ｇに達する欠陥の全てに対応する部
分に酸化絶縁層が生成する。

〔発明の効果〕

本発明によれば、ゲートγヒ極の上にゲート絶縁膜を形
成した後、あるいはゲート電極の上にゲート絶縁膜と半
導体層とを形成した後に、前記ゲート絶縁膜の下のゲー
ト電極の陽極酸化処理を行なうことにより、ゲート電極
の表面のうち、ゲート絶縁膜またはこのゲート絶縁膜と
半導体層とに発生したゲート電極に達する欠陥と対応す
る部分のみに酸化絶縁層を生成させてやるようにしてい
るために、ゲート電極に達する欠陥かとのような位＝　
　１２　　＝ 置に発生しても、この欠陥かある部分のゲート電極表面
には必ず酸化絶縁層が生成することになり、したがって
、ゲート絶縁膜およびその上の半導体層に欠陥が発生し
ても、この欠陥部分での層間ショートを上記酸化絶縁層
によって防くことができるから、従来のようにゲート電
極の表面全体に酸化絶縁層を生成させなくても、ゲート
電極とソース電極およびトレイン電極との間の層間ショ
ートを確実に防ぐことかできる。また、本発明によれば
、ゲート電極の表面に生成する酸化絶縁層は、、上記欠
陥と対応する微小な部分のみにしか生成しないから、こ
の酸化絶縁層がトランジスタの特性に影響を及ぼすこと
はない。

【図面の簡単な説明】

第１図は本発明の一実施例を示す薄膜トランジスタの製
造工程図、第２図は従来の方法で製造された薄膜トラン
ジスタの断面図である。 １・・・基板、Ｇ・・・ゲート電極、ａ・・・酸化絶縁
層、２・・ゲート絶縁膜、３・・・半導体層、４・・・
プロ・ソキング層、５・・・コンタクト層、Ｓ・・・ソ
ース電極、Ｄ・・ドレイン電極。 ＝　１４　−

Claims (1)

【特許請求の範囲】
1. 　基板面に形成したゲート電極と、このゲート電極を覆
   うゲート絶縁膜と、このゲート絶縁膜上に前記ゲート電
   極と対向させて形成された半導体層と、この半導体層の
   上に形成されたソースおよびドレイン電極とからなる薄
   膜トランジスタの製造方法において、基板面にゲート電
   極を形成した後その上にゲート絶縁膜と半導体層とを順
   次形成する工程と、前記半導体層の形成前もしくは形成
   後に前記ゲート絶縁膜の下のゲート電極の陽極酸化処理
   を行なう工程と、前記半導体層の上にソースおよびドレ
   イン電極を形成する工程とからなることを特徴とする薄
   膜トランジスタの製造方法。