JPS6269670A - 表示装置用基板の製造方法 - Google Patents
表示装置用基板の製造方法Info
- Publication number
- JPS6269670A JPS6269670A JP60208821A JP20882185A JPS6269670A JP S6269670 A JPS6269670 A JP S6269670A JP 60208821 A JP60208821 A JP 60208821A JP 20882185 A JP20882185 A JP 20882185A JP S6269670 A JPS6269670 A JP S6269670A
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- JP
- Japan
- Prior art keywords
- thin film
- address line
- display device
- gate electrode
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
〔発明の技術的背景とその問題点〕
近年、非結晶の８ｉ、 Ｏｄｄ、 ０ｄＳｅ等を半導体
として用い喪薄膜トランジスタ（ＴＰＴ）をスイッチン
グ素子として用いたアクティブマトリックスタイプの表
示パネルが注目、このようなトランジスタアレイは、ガ
ラス基板と用いて低温プロセスで形成できるため安価に
大面積の表示装置を実現できるという利点を有する。第
４図は薄膜トランジスタアレイを用いたディスプレイパ
ネルの等価回路を示す。（４１） （（４１＋ ｔ ６
ｂ ・＝４Ｉｎ）は行方向の’Ｉ’Ｆ’Ｔ（４３）のゲ
ート電極を共通にドライブするアドレスライン（４２）
（４２ｉ 、４２！・・・６２ｍ）は画像信号を列方
向のＴＦＴ４３に共通に供給するデータラインである。
として用い喪薄膜トランジスタ（ＴＰＴ）をスイッチン
グ素子として用いたアクティブマトリックスタイプの表
示パネルが注目、このようなトランジスタアレイは、ガ
ラス基板と用いて低温プロセスで形成できるため安価に
大面積の表示装置を実現できるという利点を有する。第
４図は薄膜トランジスタアレイを用いたディスプレイパ
ネルの等価回路を示す。（４１） （（４１＋ ｔ ６
ｂ ・＝４Ｉｎ）は行方向の’Ｉ’Ｆ’Ｔ（４３）のゲ
ート電極を共通にドライブするアドレスライン（４２）
（４２ｉ 、４２！・・・６２ｍ）は画像信号を列方
向のＴＦＴ４３に共通に供給するデータラインである。
ＴＦＴ４３はアドレスライン４１とデータライン４２の
各７０スポイント毎に設けられた画素に対応して設けら
れ、各ソース電極は画素電極に、各ドレインはデータ電
極に接続されている。表示素子としては液晶素子、エレ
クトロルミネクセンス素子、エレクトロクロミック素子
等が用いられる。
各７０スポイント毎に設けられた画素に対応して設けら
れ、各ソース電極は画素電極に、各ドレインはデータ電
極に接続されている。表示素子としては液晶素子、エレ
クトロルミネクセンス素子、エレクトロクロミック素子
等が用いられる。
ここでは、液晶素子を例にとると、アドレスライン（４
１）％データライン（４２）、）ランジスタ（４３）と
α山との間に設けられたキャパシタンス（４４）を集積
形成した駆動回路基板ととれに対向する透明電極を全面
に形成した対向基板との間に液晶層を挾持することによ
り構成される。キャパシタンス（４４）は、トランジス
タのＯＦＦ抵抗及び液晶の抵抗が大方大きい場合には必
要としない。このようなディスプレイパネルはクロスト
ークが無く、デ−タインはぼ１００％で駆動できる利点
がある。
１）％データライン（４２）、）ランジスタ（４３）と
α山との間に設けられたキャパシタンス（４４）を集積
形成した駆動回路基板ととれに対向する透明電極を全面
に形成した対向基板との間に液晶層を挾持することによ
り構成される。キャパシタンス（４４）は、トランジス
タのＯＦＦ抵抗及び液晶の抵抗が大方大きい場合には必
要としない。このようなディスプレイパネルはクロスト
ークが無く、デ−タインはぼ１００％で駆動できる利点
がある。
ところで、この種のディスプレイパネルを高精細あるい
け大面積表示で実現する場合には、トランジスタの数は
非常に多くガる。例えばアドレス２００Ｘデータ２００
のとき、４０００００ 素子が必要となる。このような
多数のトランジスタアレイを完全に製作することは困難
であり、種々の欠陥が発生する。これらの原因としては
、（１）多層配線間あるいはキャパシタの電気的短絡、
（２）配線の開放、（３）トランジスタの欠陥等が考え
られる。ディスプレイとして点欠陥を許容した場合、補
修による救済が困難なのは多層配線間のシーートである
。例えばアドレスラインが途中の一点で断線しても、ア
ドレスラインの両方向から信号を入れることにより他の
画素には全く動作上影響を及ぼさない。
け大面積表示で実現する場合には、トランジスタの数は
非常に多くガる。例えばアドレス２００Ｘデータ２００
のとき、４０００００ 素子が必要となる。このような
多数のトランジスタアレイを完全に製作することは困難
であり、種々の欠陥が発生する。これらの原因としては
、（１）多層配線間あるいはキャパシタの電気的短絡、
（２）配線の開放、（３）トランジスタの欠陥等が考え
られる。ディスプレイとして点欠陥を許容した場合、補
修による救済が困難なのは多層配線間のシーートである
。例えばアドレスラインが途中の一点で断線しても、ア
ドレスラインの両方向から信号を入れることにより他の
画素には全く動作上影響を及ぼさない。
又、キャパシタンスは、ＴＰＴのＯＦＦ抵抗を大きくし
、液晶の抵抗率を上げれば設ける必要がない。
、液晶の抵抗率を上げれば設ける必要がない。
以上のように、ディスプレイの無欠陥化のためＫは、多
層配線間シ、−）の除去が１要である。
層配線間シ、−）の除去が１要である。
このような多層配線間のシ■−トは、ゲート絶縁膜をＴ
ａの陽極酸化膜と、ＳｉＯ又はＳｉＮの２層構造にする
ことにより防止できることが、特公昭６゜−５４４７８
に述べられている。以下に引用する。ガラス基板（３１
）上にＴａにより、ゲート電極兼アドレスライン（３２
，・）と接地ライン（３２りを形成し、表面を陽極酸化
する。次に、８ｉ０（３３）を堆積１７た後、ａ−８ｉ
（’３４）を堆ｎｔｔ、バターニングする。次にＭＯ及
びＡｌを堆積し、ＴＰＴのソース電極兼データライン（
３５１）及びドレイン電極兼キャノ（シタ電極（３Ｓｔ
＋を形成して駆動回路基板を完成する。この提案に示さ
れているように、アドレスラインの表面を陽極酸化する
ことは効果があるが、以後の表示装置用基板の製作プロ
セスにおいて、新たにピンホールが発生する。例えば、
図２に示すように、周辺のアドレスラインの引き出し部
において８１０とＴａＯはエツチングされて、アドレス
線との電気接触がとられる。このプロセスにおいて、ア
ドレス線とデータ線の交叉部のレジストパターンに破れ
がある場合には、下層のＴａが顔を出す。又は、Ｓ１０
の■に堆積されたａ−８１は通常プラズマエツチングに
よってマツチングされるが、この際に下層の８１０にピ
ンホールがあったり、ゴず等の周辺えプ、ズ、Ｖ＄２チ
、グ。工２チッートの速い８１０が堆積していた場合で
、且つレジストパターンに破れがあった場合には下層の
ＴａＯもエツチングされて、Ｔａが顔を出る。このよう
なプロセスの後にデータのメタル配線が行なわれるため
、下層のＴａのアドレス線とのシ四−トが発生する。こ
のため、アドレス線の陽極酸化膜を用いて層間シ−トが
ゼロにできた場合でも、それ以降のプロセスによシビン
ホールが発生し、層間シーートが再発し、表示の線欠陥
が発生するという問題があった。
ａの陽極酸化膜と、ＳｉＯ又はＳｉＮの２層構造にする
ことにより防止できることが、特公昭６゜−５４４７８
に述べられている。以下に引用する。ガラス基板（３１
）上にＴａにより、ゲート電極兼アドレスライン（３２
，・）と接地ライン（３２りを形成し、表面を陽極酸化
する。次に、８ｉ０（３３）を堆積１７た後、ａ−８ｉ
（’３４）を堆ｎｔｔ、バターニングする。次にＭＯ及
びＡｌを堆積し、ＴＰＴのソース電極兼データライン（
３５１）及びドレイン電極兼キャノ（シタ電極（３Ｓｔ
＋を形成して駆動回路基板を完成する。この提案に示さ
れているように、アドレスラインの表面を陽極酸化する
ことは効果があるが、以後の表示装置用基板の製作プロ
セスにおいて、新たにピンホールが発生する。例えば、
図２に示すように、周辺のアドレスラインの引き出し部
において８１０とＴａＯはエツチングされて、アドレス
線との電気接触がとられる。このプロセスにおいて、ア
ドレス線とデータ線の交叉部のレジストパターンに破れ
がある場合には、下層のＴａが顔を出す。又は、Ｓ１０
の■に堆積されたａ−８１は通常プラズマエツチングに
よってマツチングされるが、この際に下層の８１０にピ
ンホールがあったり、ゴず等の周辺えプ、ズ、Ｖ＄２チ
、グ。工２チッートの速い８１０が堆積していた場合で
、且つレジストパターンに破れがあった場合には下層の
ＴａＯもエツチングされて、Ｔａが顔を出る。このよう
なプロセスの後にデータのメタル配線が行なわれるため
、下層のＴａのアドレス線とのシ四−トが発生する。こ
のため、アドレス線の陽極酸化膜を用いて層間シ−トが
ゼロにできた場合でも、それ以降のプロセスによシビン
ホールが発生し、層間シーートが再発し、表示の線欠陥
が発生するという問題があった。
本発明は、上記の問題点を解決し、データ配線の前まで
に発生したピンホールをなくすことを目的とする。
に発生したピンホールをなくすことを目的とする。
本発明では、ａ−８＋のマツチングの後やコンタクトホ
ールの形成等の後に陽極酸化を再び行なうことにより発
生したピンホールをＴａＯに変えて、層間ショートをな
くす。
ールの形成等の後に陽極酸化を再び行なうことにより発
生したピンホールをＴａＯに変えて、層間ショートをな
くす。
図１に実施例の断面図を示す。コーニング７０５９ガラ
ス基板（１））上にＴａ ０３を２０００λ堆積し、表
面を１００Ｖまで陽極酸化（ｌＩシてアドレス線０３を
形成する。次にブラマ０■Ｄで５ｉＯｘ１４を２５０Ｏ
Ａ、 ａ−ｓ ｔ ａ’ｉを３００ＯＡ、 ｎ＋ａ−８
ｉＱｌを５０ＯＡ堆積する。
ス基板（１））上にＴａ ０３を２０００λ堆積し、表
面を１００Ｖまで陽極酸化（ｌＩシてアドレス線０３を
形成する。次にブラマ０■Ｄで５ｉＯｘ１４を２５０Ｏ
Ａ、 ａ−ｓ ｔ ａ’ｉを３００ＯＡ、 ｎ＋ａ−８
ｉＱｌを５０ＯＡ堆積する。
化し陽極酸化膜（２０ａ）、 （２０ｂ）を形成する。
次に画素電極ＯηとしてＩＴＯ１５００Ａをスパッター
し、パターン形成する。この後で１００■まで陽極酸化
を行なう。パッド部はレジストでおおっておくし次に、
Ａ、ｌを１μｍ蒸着し、ノース、ドレイン及びデータ線
Ｑ８を形成する。チャンネル部のｎ十ａ−８＋をケミカ
ルドライマツチングにより除去し、表示用基板を製作す
る。このようにプロセス後の陽極酸化を行なうことによ
り、データ線とアドレス線の層間のシ■−トはほぼゼロ
にできた。これに対してプロセス後の陽極酸化を行なわ
々い場合には、アドレス線の約５チがデータ線とシーー
トシていた。
し、パターン形成する。この後で１００■まで陽極酸化
を行なう。パッド部はレジストでおおっておくし次に、
Ａ、ｌを１μｍ蒸着し、ノース、ドレイン及びデータ線
Ｑ８を形成する。チャンネル部のｎ十ａ−８＋をケミカ
ルドライマツチングにより除去し、表示用基板を製作す
る。このようにプロセス後の陽極酸化を行なうことによ
り、データ線とアドレス線の層間のシ■−トはほぼゼロ
にできた。これに対してプロセス後の陽極酸化を行なわ
々い場合には、アドレス線の約５チがデータ線とシーー
トシていた。
アドレス線はＴａに限らず、Ｔ１．Ａ１等でも良い。
層間絶縁膜はＳｉＯｘに限らず、Ａｌｔ Ｏｎ ｖ Ｓ
ｉ Ｎｘでも良い。ＢＳ＋の島の上には金属をつけな
くて本良いが、Ａｌｌ、 Ｔｉ、 Ｚｒ、 Ｏｒ、 Ｗ
、 Ｔａのように陽極酸化されやすい金属又はＡｕ、
Ｉｒ、 Ｐｔ、 Ｒｈ、 Ｐｄのように陽極酸化されに
くい金属でも良い。
ｉ Ｎｘでも良い。ＢＳ＋の島の上には金属をつけな
くて本良いが、Ａｌｌ、 Ｔｉ、 Ｚｒ、 Ｏｒ、 Ｗ
、 Ｔａのように陽極酸化されやすい金属又はＡｕ、
Ｉｒ、 Ｐｔ、 Ｒｈ、 Ｐｄのように陽極酸化されに
くい金属でも良い。
第１図は本発明の実施例を示す図、第２図及び第３図は
従来例による表示装置用基板の従来例を示す図、第４図
は表示装置用基板の薄膜トランジスタアレイの等価回路
図である。 １）・・・ガラス基板、１２・・・Ｔａゲート、１３・
・・ＴａＯｘ、 １４− ＳｉＯｘ、 １５ ＝
ａ−−８ｉ 、 １６−ｎ十ａ−８ｉ 、１７− Ｍ
ｏ１）８−・・ピンホール、１９−ソース、ドレイン、
データ線のＡ、ｌ 、 ２０ａ、 ２０ｂ・・・陽極酸
化膜。
従来例による表示装置用基板の従来例を示す図、第４図
は表示装置用基板の薄膜トランジスタアレイの等価回路
図である。 １）・・・ガラス基板、１２・・・Ｔａゲート、１３・
・・ＴａＯｘ、 １４− ＳｉＯｘ、 １５ ＝
ａ−−８ｉ 、 １６−ｎ十ａ−８ｉ 、１７− Ｍ
ｏ１）８−・・ピンホール、１９−ソース、ドレイン、
データ線のＡ、ｌ 、 ２０ａ、 ２０ｂ・・・陽極酸
化膜。
Claims (3)
- （１）絶縁性基板の一主面上に設けたアドレスライン及
びゲート電極パターンとこのアドレスラインとゲート電
極の表面に設けられた陽極酸化膜と、このアドレスライ
ンとゲート電極をおおう層間絶縁膜と、この層間絶縁膜
上に形成した薄膜半導体パターンと、この薄膜半導体パ
ターンの一部上から延設形成されるソース電極およびド
レイン電極パターンを備えてなる表示装置用基板の製造
に際し、前記薄膜半導体パターンを形成した後で且つソ
ース及びドレイン電極の形成の前に前記半導体表面から
前記アドレスラインとゲート電極の陽極酸化を施こすこ
とを特徴とする表示装置用基板の製造方法。 - （２）薄膜半導体パターンの上に、保護用金属薄膜を設
けたことを特徴とする特許請求の範囲第１項記載の表示
装置用基板の製造方法。 - （３）保護用金属薄膜がＭｏ、Ａｌ、Ｔｉ、Ｚｒ、Ｃｒ
、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｐｔ、Ｒｈ、Ｐｄのいずれか
からないことを特徴とする特許請求の範囲第１項記載の
表示装置用基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208821A JPS6269670A (ja) | 1985-09-24 | 1985-09-24 | 表示装置用基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208821A JPS6269670A (ja) | 1985-09-24 | 1985-09-24 | 表示装置用基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269670A true JPS6269670A (ja) | 1987-03-30 |
Family
ID=16562672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60208821A Pending JPS6269670A (ja) | 1985-09-24 | 1985-09-24 | 表示装置用基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269670A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01267618A (ja) * | 1988-04-20 | 1989-10-25 | Sharp Corp | マトリクス型表示装置 |
| JPH01283517A (ja) * | 1988-05-10 | 1989-11-15 | Matsushita Electric Ind Co Ltd | マトリクス型画像表示装置用半導体装置およびその製造方法 |
| JPH01305574A (ja) * | 1988-06-02 | 1989-12-08 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| JPH02113580A (ja) * | 1988-10-21 | 1990-04-25 | Nec Corp | 薄膜回路 |
| JPH02137826A (ja) * | 1988-11-18 | 1990-05-28 | Sharp Corp | 透過型アクティブマトリクス液晶表示装置 |
-
1985
- 1985-09-24 JP JP60208821A patent/JPS6269670A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01267618A (ja) * | 1988-04-20 | 1989-10-25 | Sharp Corp | マトリクス型表示装置 |
| JPH01283517A (ja) * | 1988-05-10 | 1989-11-15 | Matsushita Electric Ind Co Ltd | マトリクス型画像表示装置用半導体装置およびその製造方法 |
| JPH01305574A (ja) * | 1988-06-02 | 1989-12-08 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| JPH02113580A (ja) * | 1988-10-21 | 1990-04-25 | Nec Corp | 薄膜回路 |
| JPH02137826A (ja) * | 1988-11-18 | 1990-05-28 | Sharp Corp | 透過型アクティブマトリクス液晶表示装置 |
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