JPH01307094A - 不揮発性ｒａｍ - Google Patents
不揮発性ｒａｍInfo
- Publication number
- JPH01307094A JPH01307094A JP63135916A JP13591688A JPH01307094A JP H01307094 A JPH01307094 A JP H01307094A JP 63135916 A JP63135916 A JP 63135916A JP 13591688 A JP13591688 A JP 13591688A JP H01307094 A JPH01307094 A JP H01307094A
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- JP
- Japan
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- node
- floating gate
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＭＯＳで構成されたＳＲＡＭと、ＭＩＳＦ
ＥＴで構成されたＥＥＰＲＯＭとから成る不揮発性ＲＡ
Ｍに関する。
ＥＴで構成されたＥＥＰＲＯＭとから成る不揮発性ＲＡ
Ｍに関する。
一般に、不揮発性ＲＡＭにおいて、ＥＥＰＲＯＭの内容
をＳＲＡＭへ転送することをリコールと呼ぶ。
をＳＲＡＭへ転送することをリコールと呼ぶ。
本発明は、ＣＭＯＳで構成されたＳＲＡＭと、ＭＩＳＦ
ＥＴで構成されたＥＥＰＲＯＭとから成
へる不揮発性ＲＡＭにおいて、リコールのための回路を
、共通の浮遊ゲートを持つＰチャネルトランジスタとＮ
チャネルトランジスタとで構成することにより、プリチ
ャージを行なわずにリコールが行なえるようにしたもの
である。
ＥＴで構成されたＥＥＰＲＯＭとから成
へる不揮発性ＲＡＭにおいて、リコールのための回路を
、共通の浮遊ゲートを持つＰチャネルトランジスタとＮ
チャネルトランジスタとで構成することにより、プリチ
ャージを行なわずにリコールが行なえるようにしたもの
である。
従来は、第２図に示すように選択トランジスタｌＯと浮
遊ゲー目３をゲートとしてもつ、読み出し用Ｎチャネル
トランジスタ１１とで構成されたリコール回路が知られ
ている。第３図は、従来の不揮発性ＲＡＭのリコール時
の波形図であり、ａはＳＲＡＭＩの電１１００に印加す
る波形、ｂはワード線６に印加する波形、Ｃは選択ゲー
ト１２に印加する波形、ｄはビット線７に印加する波形
である。
遊ゲー目３をゲートとしてもつ、読み出し用Ｎチャネル
トランジスタ１１とで構成されたリコール回路が知られ
ている。第３図は、従来の不揮発性ＲＡＭのリコール時
の波形図であり、ａはＳＲＡＭＩの電１１００に印加す
る波形、ｂはワード線６に印加する波形、Ｃは選択ゲー
ト１２に印加する波形、ｄはビット線７に印加する波形
である。
また、ｔｌはプリチャージ期間、ｔ！はディスチャージ
期間を示す。リコール動作は、第３図に示すように、ま
ず、ＳＲＡＭＩの電源１００を接地電位まで立ち下げ、
ワードｍ６およびビット線７をＩＩ Ｈ１１レベルまで
立ち上げ、転送ゲート２を通じてノード４に電荷を充電
する。この期間をプリチャージ期間と称す０次に、電源
１００は立ち下げたまま、ワード線６を接地電位まで立
ち下げ、転送ゲート２を非導通状態にし、選択ゲート１
２を′″ＨＩＴレベルまで立ち上げ、選択トランジスタ
１０を導通状態にする。このとき、浮遊ゲート１３に電
子が注入され負に帯電した状態にあると、読み出し用ト
ランジスタ１１は非導通状態であるため、ノード４に充
電されている電荷はそのまま保持されることになるが、
浮遊ゲート１３から電子が消去され正に帯電した状態に
あると、読み出し用トランジスタ１１は導通状態である
ため、ノード４に充電されていた電荷は、読み出し用ト
ランジスタ１１を通して放電される。この期間をディス
チャージ期間と称する。
期間を示す。リコール動作は、第３図に示すように、ま
ず、ＳＲＡＭＩの電源１００を接地電位まで立ち下げ、
ワードｍ６およびビット線７をＩＩ Ｈ１１レベルまで
立ち上げ、転送ゲート２を通じてノード４に電荷を充電
する。この期間をプリチャージ期間と称す０次に、電源
１００は立ち下げたまま、ワード線６を接地電位まで立
ち下げ、転送ゲート２を非導通状態にし、選択ゲート１
２を′″ＨＩＴレベルまで立ち上げ、選択トランジスタ
１０を導通状態にする。このとき、浮遊ゲート１３に電
子が注入され負に帯電した状態にあると、読み出し用ト
ランジスタ１１は非導通状態であるため、ノード４に充
電されている電荷はそのまま保持されることになるが、
浮遊ゲート１３から電子が消去され正に帯電した状態に
あると、読み出し用トランジスタ１１は導通状態である
ため、ノード４に充電されていた電荷は、読み出し用ト
ランジスタ１１を通して放電される。この期間をディス
チャージ期間と称する。
リコール動作の最後は、選択ゲート１２を接地電位まで
立ち下げ、ＳＲＡＭＩの電源１００をＩＴ ＨＩ＋レベ
ルまで立ち上げる。このとき、ノード４に電荷が充電さ
れた状態に友っていると、ノード５に比ベノード４の方
がＩＩ Ｈ″ルベルなりやすいので、Ｓ ＲＡＭ １
ノ’１４ａ１００ ｈ”” Ｈ” レヘＪＩｉマチ立チ
上がった状態ではノード４はＩＴ ＨＩＴレベルに、ノ
ード５は”Ｌ ＩＩレベルにそれぞれ固定される。また
、ノード４から電荷が放電された状態になっていると、
逆にノード５の方が゛′Ｈ″レベルになりやすいので、
ＳＲＡＭＩの電源１００がＴＩ Ｈ＋ルベルまで立ち上
がった状態では、ノード４がＩＴ Ｌ Ｔ＋レベルに、
ノード５が”Ｈ”レベルにそれぞれ固定され、リコール
動作が完了する。
立ち下げ、ＳＲＡＭＩの電源１００をＩＴ ＨＩ＋レベ
ルまで立ち上げる。このとき、ノード４に電荷が充電さ
れた状態に友っていると、ノード５に比ベノード４の方
がＩＩ Ｈ″ルベルなりやすいので、Ｓ ＲＡＭ １
ノ’１４ａ１００ ｈ”” Ｈ” レヘＪＩｉマチ立チ
上がった状態ではノード４はＩＴ ＨＩＴレベルに、ノ
ード５は”Ｌ ＩＩレベルにそれぞれ固定される。また
、ノード４から電荷が放電された状態になっていると、
逆にノード５の方が゛′Ｈ″レベルになりやすいので、
ＳＲＡＭＩの電源１００がＴＩ Ｈ＋ルベルまで立ち上
がった状態では、ノード４がＩＴ Ｌ Ｔ＋レベルに、
ノード５が”Ｈ”レベルにそれぞれ固定され、リコール
動作が完了する。
しかし、従来の不揮発性ＲＡＭのリコールでは、プリチ
ャージ期間が必要なため、プリチャージのためにワード
線およびビット線を駆動する回路が必要となるという欠
点があり、また、リコールにより、ノード４に１“Ｈ′
″を読み出す場合、ディスチャージの間ノード４に充電
された電荷を保持しなければならないが、読み出し用ト
ランジスタ等のリーク電流で、電荷を保持しきれなくな
り、ノード４にｌ Ｌ ＩＩを誤って読み出してしまう
という欠点もある。
ャージ期間が必要なため、プリチャージのためにワード
線およびビット線を駆動する回路が必要となるという欠
点があり、また、リコールにより、ノード４に１“Ｈ′
″を読み出す場合、ディスチャージの間ノード４に充電
された電荷を保持しなければならないが、読み出し用ト
ランジスタ等のリーク電流で、電荷を保持しきれなくな
り、ノード４にｌ Ｌ ＩＩを誤って読み出してしまう
という欠点もある。
そこで、本発明は従来のこのような欠点を解決するため
に、プリチャージをしないでリコール動作が行なえる不
揮発性ＲＡＭを得ることを目的としている。
に、プリチャージをしないでリコール動作が行なえる不
揮発性ＲＡＭを得ることを目的としている。
上記課題を解決するために、本発明はＮチャネル浮遊ゲ
ートトランジスタと共通の浮遊ゲートを持つＰチャネル
浮遊ゲートトランジスタのソースを電源電圧Ｖｃｃに、
ドレインをノード４に接続することにより、プリチャー
ジをしないで、リコール動作が行なえるようにした。
ートトランジスタと共通の浮遊ゲートを持つＰチャネル
浮遊ゲートトランジスタのソースを電源電圧Ｖｃｃに、
ドレインをノード４に接続することにより、プリチャー
ジをしないで、リコール動作が行なえるようにした。
上記のように構成すれば、浮遊ゲートの電位によって、
読み出し用のＰチャネルトランジスタおよびＮチャネル
トランジスタの導通、非導通の状態を制御できるので、
プリチャージを行なわずにリコール動作が行なえる。
読み出し用のＰチャネルトランジスタおよびＮチャネル
トランジスタの導通、非導通の状態を制御できるので、
プリチャージを行なわずにリコール動作が行なえる。
以下に本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図において、ＣＭＯ３により構成されたＳＲＡＭは
、ノード４を介して転送ゲート２のドレインに、またノ
ード５を介して転送ゲート３のドレインに接続され、転
送ゲート２のソースはビット線７に、ゲートはワード線
６に接続され、転送ゲート３のソースはビット線８に、
ゲートはワード線６に接続される。選択トランジスタ１
ｏのドレインはノード４に、ソースは読み出し用Ｐチャ
ネルトランジスタ１４およびＮチャネルトランジスタ１
１のそれぞれのドレインに、ゲートは選択ゲート１２に
接続される。読み出し用Ｐチャネルトランジスタ１４と
Ｎチャネルトランジスタ１１のゲートは、共通の浮遊ゲ
ート１３を持ち、ソースはそれぞれ電源電圧Ｖｃｃと接
地電位とに接続される。浮遊ゲート１３は、ＥＥＰＲＯ
Ｍ書き換え回路部２ｏと接続される。また、１００はＳ
ＲＡＭの電源電圧である。
、ノード４を介して転送ゲート２のドレインに、またノ
ード５を介して転送ゲート３のドレインに接続され、転
送ゲート２のソースはビット線７に、ゲートはワード線
６に接続され、転送ゲート３のソースはビット線８に、
ゲートはワード線６に接続される。選択トランジスタ１
ｏのドレインはノード４に、ソースは読み出し用Ｐチャ
ネルトランジスタ１４およびＮチャネルトランジスタ１
１のそれぞれのドレインに、ゲートは選択ゲート１２に
接続される。読み出し用Ｐチャネルトランジスタ１４と
Ｎチャネルトランジスタ１１のゲートは、共通の浮遊ゲ
ート１３を持ち、ソースはそれぞれ電源電圧Ｖｃｃと接
地電位とに接続される。浮遊ゲート１３は、ＥＥＰＲＯ
Ｍ書き換え回路部２ｏと接続される。また、１００はＳ
ＲＡＭの電源電圧である。
次に動作を説明する。
第４図は、不揮発性ＲＡＭのリコール時の波形図であり
、ＣはＳＲＡＭＩの電源１００に印加する波形、ｆは選
択ゲート１２に印加する波形である。
、ＣはＳＲＡＭＩの電源１００に印加する波形、ｆは選
択ゲート１２に印加する波形である。
また、ｔ３はＳＲＡＭリセット期間、ｔ４はデータ決定
期間を示す、リコール動作は、第４図に示すように、ま
ず、ＳＲＡＭＩの電源電圧１００を接地電位まで立ち下
げ、ＳＲＡＭＩの内容をリセットし、選択ゲート１２を
ＩＩ ＨＩＴレヘルにして選択トランジスタ１０を導通
状態とする。次に、電源ｔｏｏを電源電圧Ｖｃｃまで立
ち上げるが、このとき、°浮遊ゲート１３に電子が注入
され、負に帯電した状態にあると、読み出し用Ｐチャネ
ルトランジスタ１４は導通し、Ｎチャネルトランジスタ
１１は非導通状態となり、ノード４にはＰチャネルトラ
ンジスタ１４を通じて電流が供給されるので、ＳＲＡＭ
Ｉの電源１００が電源電圧Ｖｃｃまで立ち上がった状態
では、ノード４は′Ｈ゛°、ノード５はＩＩ Ｌ ＩＴ
レヘルに固定される。また、浮遊ゲート１３から電子が
消去され、正に帯電した状態にあると、読み出し用Ｐチ
ャネルトランジスタ１４は非導通、Ｎチャネルトランジ
スタ１１は導通状態となり、ノード４はＮチャネルトラ
ンジスタ１１を通じて接地電位に保たれるので、ＳＲＡ
Ｍ１のｔｉｔａｌＯＯが電ａ電圧Ｖｃｃまで立ち上がっ
た状態では、ノード４はＩＴ Ｌ ＩＩ、ノード５はＩ
Ｔ ＨＩＩレベルに固定され、リコール動作が完了する
。このように、プリチャージをしないでもリコールが行
なえ、さらに、リーク電流の影響を受けない安定したリ
コールを行なうことができる。
期間を示す、リコール動作は、第４図に示すように、ま
ず、ＳＲＡＭＩの電源電圧１００を接地電位まで立ち下
げ、ＳＲＡＭＩの内容をリセットし、選択ゲート１２を
ＩＩ ＨＩＴレヘルにして選択トランジスタ１０を導通
状態とする。次に、電源ｔｏｏを電源電圧Ｖｃｃまで立
ち上げるが、このとき、°浮遊ゲート１３に電子が注入
され、負に帯電した状態にあると、読み出し用Ｐチャネ
ルトランジスタ１４は導通し、Ｎチャネルトランジスタ
１１は非導通状態となり、ノード４にはＰチャネルトラ
ンジスタ１４を通じて電流が供給されるので、ＳＲＡＭ
Ｉの電源１００が電源電圧Ｖｃｃまで立ち上がった状態
では、ノード４は′Ｈ゛°、ノード５はＩＩ Ｌ ＩＴ
レヘルに固定される。また、浮遊ゲート１３から電子が
消去され、正に帯電した状態にあると、読み出し用Ｐチ
ャネルトランジスタ１４は非導通、Ｎチャネルトランジ
スタ１１は導通状態となり、ノード４はＮチャネルトラ
ンジスタ１１を通じて接地電位に保たれるので、ＳＲＡ
Ｍ１のｔｉｔａｌＯＯが電ａ電圧Ｖｃｃまで立ち上がっ
た状態では、ノード４はＩＴ Ｌ ＩＩ、ノード５はＩ
Ｔ ＨＩＩレベルに固定され、リコール動作が完了する
。このように、プリチャージをしないでもリコールが行
なえ、さらに、リーク電流の影響を受けない安定したリ
コールを行なうことができる。
本発明は、以上説明したように、リコールのための回路
を共通の浮遊ゲートをもつＰチャネルトランジスタとＮ
チャネルトランジスタとで構成することにより、プリチ
ャージをしないでもリコールが行なえるので、リコール
時にワード線およびビット線を駆動する回路が不要とな
り、チップ面積の減少に効果がある。またさらに、リー
ク電流の影響を受けない安定したリコールが行なえるの
で信頬性の向上に非常に効果的である。
を共通の浮遊ゲートをもつＰチャネルトランジスタとＮ
チャネルトランジスタとで構成することにより、プリチ
ャージをしないでもリコールが行なえるので、リコール
時にワード線およびビット線を駆動する回路が不要とな
り、チップ面積の減少に効果がある。またさらに、リー
ク電流の影響を受けない安定したリコールが行なえるの
で信頬性の向上に非常に効果的である。
第１図は本発明の実施例を示す不揮発性ＲＡＭの回路図
、第２図は従来の不揮発性ＲＡＭの回路図、第３図は従
来の不連発性ＲＡＭにおけるリコール時の波形図、第４
図は本発明の不揮発性ＲＡＭにおけるリコール時の波形
図である。 １・・・ＳＲＡＭ部 １０・・・選択用トランジスタ １１・・・読み出し用Ｎチャネルトランジスタ１３・・
・浮遊ゲート １４・・・読み出し用Ｐチャネルトランジスタ以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 〒ｊ季発４生ＲＡＭの回路図 １疋釆の↑揮発４生
ＲＡＭの回路図第１図 第２図
、第２図は従来の不揮発性ＲＡＭの回路図、第３図は従
来の不連発性ＲＡＭにおけるリコール時の波形図、第４
図は本発明の不揮発性ＲＡＭにおけるリコール時の波形
図である。 １・・・ＳＲＡＭ部 １０・・・選択用トランジスタ １１・・・読み出し用Ｎチャネルトランジスタ１３・・
・浮遊ゲート １４・・・読み出し用Ｐチャネルトランジスタ以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 〒ｊ季発４生ＲＡＭの回路図 １疋釆の↑揮発４生
ＲＡＭの回路図第１図 第２図
Claims (1)
- ＣＭＯＳで構成されたＳＲＡＭと、ＭＩＳＦＥＴで構成
されたＥＥＰＲＯＭとから成る不揮発性ＲＡＭにおいて
、前記ＥＥＰＲＯＭの内容を前記ＳＲＡＭへ転送するた
めの回路を、Ｐチャネル浮遊ゲートトランジスタとＮチ
ャネル浮遊ゲートトランジスタとで構成したことを特徴
とする不揮発性ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135916A JPH01307094A (ja) | 1988-06-02 | 1988-06-02 | 不揮発性ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135916A JPH01307094A (ja) | 1988-06-02 | 1988-06-02 | 不揮発性ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01307094A true JPH01307094A (ja) | 1989-12-12 |
Family
ID=15162840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135916A Pending JPH01307094A (ja) | 1988-06-02 | 1988-06-02 | 不揮発性ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01307094A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030249A (ja) * | 2011-07-28 | 2013-02-07 | Toshiba Corp | 半導体集積回路、プロセッサ |
| JP2013254945A (ja) * | 2012-05-11 | 2013-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1988
- 1988-06-02 JP JP63135916A patent/JPH01307094A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030249A (ja) * | 2011-07-28 | 2013-02-07 | Toshiba Corp | 半導体集積回路、プロセッサ |
| JP2013254945A (ja) * | 2012-05-11 | 2013-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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