JPS6025836B2 - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPS6025836B2 JPS6025836B2 JP53061101A JP6110178A JPS6025836B2 JP S6025836 B2 JPS6025836 B2 JP S6025836B2 JP 53061101 A JP53061101 A JP 53061101A JP 6110178 A JP6110178 A JP 6110178A JP S6025836 B2 JPS6025836 B2 JP S6025836B2
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- JP
- Japan
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- circuit
- voltage
- output
- write
- input
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は、浮遊ゲート構造のＭＩＳＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）を記憶素子とする半導体不
揮発性メモリ、いわゆるＥＰＲＯＭに関する。
ト型電界効果トランジスタ）を記憶素子とする半導体不
揮発性メモリ、いわゆるＥＰＲＯＭに関する。
従釆、３電源方式のＥＰＲＯＭにおいては、リードモー
ド、ライトモード及び非選択モードの区別を１つの入力
ピン（ＣＢノＷＥ）で行なうものであった。
ド、ライトモード及び非選択モードの区別を１つの入力
ピン（ＣＢノＷＥ）で行なうものであった。
この場合、入力信号は、ＯＶをリードモードとし、５Ｖ
を非選択モードとし、さらに１２Ｖをライトモード（プ
ログラムモード）として、メモリ回路を制御するもので
ある。したがって、この入力回路には、ＯＶと５Ｖを織
別するための通常のしきい値電圧を有するＭＩＳＦＥＴ
の他．．５ＶとしてＶとを織別するための高いしきし、
値電圧を有するＭＩＳＦＥＴが必要となり、上製造工程
が増加することの他、その製造管理をきびしく行なうこ
とが必要になる。また、５Ｖ単一電源（書き込み電圧は
除く）のＥＰＲＯＭにおいては、上述のように１つの入
力ピン‐により、３つの動作モードの論理レベルを入力
し、それを織別することは、現在の半導体製造技術の下
では、ＭＩＳＦＥＴのしさし、値電圧のバラッキが大き
く実現不可能である。
を非選択モードとし、さらに１２Ｖをライトモード（プ
ログラムモード）として、メモリ回路を制御するもので
ある。したがって、この入力回路には、ＯＶと５Ｖを織
別するための通常のしきい値電圧を有するＭＩＳＦＥＴ
の他．．５ＶとしてＶとを織別するための高いしきし、
値電圧を有するＭＩＳＦＥＴが必要となり、上製造工程
が増加することの他、その製造管理をきびしく行なうこ
とが必要になる。また、５Ｖ単一電源（書き込み電圧は
除く）のＥＰＲＯＭにおいては、上述のように１つの入
力ピン‐により、３つの動作モードの論理レベルを入力
し、それを織別することは、現在の半導体製造技術の下
では、ＭＩＳＦＥＴのしさし、値電圧のバラッキが大き
く実現不可能である。
この発明は、書き込み高電圧を動作モード識別信号とし
ても用いることにより、実質的な入力ピンの増大を防止
しつつ、製造工程を増加させることなく、かつ製造管理
を容易とした半導体不守軍発性メモリを提供するために
なされた。
ても用いることにより、実質的な入力ピンの増大を防止
しつつ、製造工程を増加させることなく、かつ製造管理
を容易とした半導体不守軍発性メモリを提供するために
なされた。
この発明の要旨は、制御信号が供給される制御入力端子
と、少なくとも、書き込み動作モードのときに、電源鰭
圧よりも絶対値的に高い電圧が供給される端子とを持ち
、少なくとも３種類以上の動作モードを有する半導体不
揮発性メモリであって、上記端子の電圧を検出する電圧
検出手段を有し、少なくとも上記電圧検出手段の出力信
号と、上記制御入力端子を介して伝えられる制御信号と
によって、３種類以上の動作モードから択一的に動作モ
ードが定められることを特徴とする半導体不揮発性メモ
リにある。以下、実施例により、この発明を具体的に説
明する。
と、少なくとも、書き込み動作モードのときに、電源鰭
圧よりも絶対値的に高い電圧が供給される端子とを持ち
、少なくとも３種類以上の動作モードを有する半導体不
揮発性メモリであって、上記端子の電圧を検出する電圧
検出手段を有し、少なくとも上記電圧検出手段の出力信
号と、上記制御入力端子を介して伝えられる制御信号と
によって、３種類以上の動作モードから択一的に動作モ
ードが定められることを特徴とする半導体不揮発性メモ
リにある。以下、実施例により、この発明を具体的に説
明する。
図面は、この発明の一実施例を示す半導体不薄発性メモ
リの姿部回路図である。
リの姿部回路図である。
同図において、１はプログラムパルス回路であり、主と
して、プログラム（書き込み）制御パルス５Ｖを高電圧
２５Ｖの書き込みパルスに変換するものである。
して、プログラム（書き込み）制御パルス５Ｖを高電圧
２５Ｖの書き込みパルスに変換するものである。
この回路は、プログラム信号ＰＣＭとパワーダウン信号
ＰＤとが共通に入力される入力端子ＰＤ／ＰＣＭに、イ
ンバー回路（Ｑ，．Ｑ２）．（Ｑ３．Ｑ）及び（Ｑ．Ｑ
６）を従続したバッファ回路と、ＭＩＳＦＥＴ（Ｑ７．
Ｑ８及びＱ）で構成され、上記終段のィンバータ回路（
Ｑ５．Ｑ６）の出力を一方の入力とし、後述する高電圧
検出出力を他方の入力とするＮＯＲ回路と、このＮＯＲ
出力を入力とするインバータ回路（Ｑ，ｏ，Ｑ，．）と
、書き込み高電圧（Ｖｐｐ）を電源電圧とし、上記ィン
バータ回路（Ｑ．ｏ，Ｑ，．）の出力で制御される高電
圧出力ィンバータ回路（Ｑ，２，Ｑ，３）とにより構成
される。
ＰＤとが共通に入力される入力端子ＰＤ／ＰＣＭに、イ
ンバー回路（Ｑ，．Ｑ２）．（Ｑ３．Ｑ）及び（Ｑ．Ｑ
６）を従続したバッファ回路と、ＭＩＳＦＥＴ（Ｑ７．
Ｑ８及びＱ）で構成され、上記終段のィンバータ回路（
Ｑ５．Ｑ６）の出力を一方の入力とし、後述する高電圧
検出出力を他方の入力とするＮＯＲ回路と、このＮＯＲ
出力を入力とするインバータ回路（Ｑ，ｏ，Ｑ，．）と
、書き込み高電圧（Ｖｐｐ）を電源電圧とし、上記ィン
バータ回路（Ｑ．ｏ，Ｑ，．）の出力で制御される高電
圧出力ィンバータ回路（Ｑ，２，Ｑ，３）とにより構成
される。
２はパワーダウン制御回路であり、上記書き込み高電圧
入力端子｛Ｖｐｐ）の電圧をレベルシフトするためのＭ
ＩＳＦＥＴ（Ｑ，４，Ｑ，５）とこの直列ＭＩＳＦＥＴ
回路（Ｑ．４，Ｑ，５）と分圧回路を構成するＭＩＳＦ
ＥＴ（Ｑ，ｏ）と、この分圧出力を入力とするィンバー
タ回路（Ｑ２ｏ，Ｑ２，）と、この分圧出力と、上記プ
ログラムパルス回路１のインバータ回路（Ｑ３，Ｑ）の
出力を入力とするＮＡＮＤ回路（Ｑ２２，Ｑ２３，Ｑ笹
）と、このＮＡＮＤ出力と、インバータ回路（Ｑ側 Ｑ
る）で形成された反転出力とで駆動されるブッシュプル
出力回路（Ｑ２６，Ｑ２７）とで構成される。
入力端子｛Ｖｐｐ）の電圧をレベルシフトするためのＭ
ＩＳＦＥＴ（Ｑ，４，Ｑ，５）とこの直列ＭＩＳＦＥＴ
回路（Ｑ．４，Ｑ，５）と分圧回路を構成するＭＩＳＦ
ＥＴ（Ｑ，ｏ）と、この分圧出力を入力とするィンバー
タ回路（Ｑ２ｏ，Ｑ２，）と、この分圧出力と、上記プ
ログラムパルス回路１のインバータ回路（Ｑ３，Ｑ）の
出力を入力とするＮＡＮＤ回路（Ｑ２２，Ｑ２３，Ｑ笹
）と、このＮＡＮＤ出力と、インバータ回路（Ｑ側 Ｑ
る）で形成された反転出力とで駆動されるブッシュプル
出力回路（Ｑ２６，Ｑ２７）とで構成される。
上記しベルシフト回路による分圧出力を入力とするィン
バータ回路（Ｑ２ｏ，Ｑａ）は、高電圧検出回路として
作用する。
バータ回路（Ｑ２ｏ，Ｑａ）は、高電圧検出回路として
作用する。
すなわち、誓き込み電圧（Ｖｐｐ）が、５Ｖの低電圧で
あるときは、上記分圧出力は、ＭＩＳＦＥＴ（Ｑ．４，
Ｑ，５）のしきい値電圧０．２Ｖ程となる。一方、誉き
込み時の高電圧（２５Ｖ）であるときは、１０Ｖ程度と
なる。したがって、しきし、値電圧が１．８Ｖ程度のＭ
ＩＳＦＥＴ（Ｑ２，）は、上記入力電圧であれば確実に
オン、オフして、高電圧検出動作を行なうものとなる。
この実施例においては、上記動作モード入力ピン（ＰＤ
／ＰＧＭ）から論理信号と、上記書き込み電圧｛Ｖｐｐ
）をレベルシフトしてインバータ回路に入力することに
より形成された論理信号との組合せにより、書き込み（
ライト）、読み出し（１′ード）及び非選択（パワーダ
ウン）の各動作モードを識別して、後述するアドレスデ
コーダ回路等を制御するものである。
あるときは、上記分圧出力は、ＭＩＳＦＥＴ（Ｑ．４，
Ｑ，５）のしきい値電圧０．２Ｖ程となる。一方、誉き
込み時の高電圧（２５Ｖ）であるときは、１０Ｖ程度と
なる。したがって、しきし、値電圧が１．８Ｖ程度のＭ
ＩＳＦＥＴ（Ｑ２，）は、上記入力電圧であれば確実に
オン、オフして、高電圧検出動作を行なうものとなる。
この実施例においては、上記動作モード入力ピン（ＰＤ
／ＰＧＭ）から論理信号と、上記書き込み電圧｛Ｖｐｐ
）をレベルシフトしてインバータ回路に入力することに
より形成された論理信号との組合せにより、書き込み（
ライト）、読み出し（１′ード）及び非選択（パワーダ
ウン）の各動作モードを識別して、後述するアドレスデ
コーダ回路等を制御するものである。
すなわち、入力ピン（ＰＤ／ＰＧＭ）に共通に入力した
信号を、上記書き込み電圧信号で、その判別を行なうこ
とにより、実質的に入力ピンの増大を防止しようとする
ものである。
信号を、上記書き込み電圧信号で、その判別を行なうこ
とにより、実質的に入力ピンの増大を防止しようとする
ものである。
３は、Ｘアドレスデコーダ回路であり、アドレスバッフ
ァ回路（図示せず）を介して入力されアドレス信号を入
力とし、特定のＸアドレス、すなわち、ワード線を選択
するものである。
ァ回路（図示せず）を介して入力されアドレス信号を入
力とし、特定のＸアドレス、すなわち、ワード線を選択
するものである。
この回路は、ＭＩＳＦＥＴ（Ｑ２４〜Ｑ２）で構成され
たＮＯＲ回路によるデコード回路と、この反転出力を形
成するィンバ−タ回路（Ｑ３２，Ｑ３４）と、上記デコ
ード出力と反転出力とを入力とするプッシュブル出力回
路（Ｑ＄，Ｑ６）で構成されたワード線駆動回路と、書
き込み高電圧供給回路（Ｑ幻，Ｑ８）とにより構成され
る。
たＮＯＲ回路によるデコード回路と、この反転出力を形
成するィンバ−タ回路（Ｑ３２，Ｑ３４）と、上記デコ
ード出力と反転出力とを入力とするプッシュブル出力回
路（Ｑ＄，Ｑ６）で構成されたワード線駆動回路と、書
き込み高電圧供給回路（Ｑ幻，Ｑ８）とにより構成され
る。
Ｙアドレスデコーダ回路４も上記同様な回路で構成され
、その具体的回路は省略するものである。
、その具体的回路は省略するものである。
５は、読み出し回路であり、６は、書き込み回路である
。
。
７はメモリ回路である。
この実施例においては、コントロールゲートを有する浮
遊ゲート構造のＭＩＳＦＥＴ（Ｑｃ）をマトリックス状
に構成してメモリ回路を得るものである。すなわち、行
を構成するＭＩＳＦＥＴ（Ｑｃ，，Ｑｃ２・・・・・・
）等は、ソースを接地し、ドレインを共通にしてディジ
ット線とし、列を構成する。
遊ゲート構造のＭＩＳＦＥＴ（Ｑｃ）をマトリックス状
に構成してメモリ回路を得るものである。すなわち、行
を構成するＭＩＳＦＥＴ（Ｑｃ，，Ｑｃ２・・・・・・
）等は、ソースを接地し、ドレインを共通にしてディジ
ット線とし、列を構成する。
肌ＳＦＥＴ（Ｖｃ３，Ｖｃ４・・・・・・）等はコント
ロールゲートを共通としてワード線を構成する。
ロールゲートを共通としてワード線を構成する。
上記×アドレスデコーダ回路３の出力は、これに対応す
るワード線に接続される。
るワード線に接続される。
一方、上記ディジット線には、伝送ゲート肌ＳＦＥＴ（
Ｑ，，Ｑ蛇）を直列に設けて、これを介して、上記読み
出し回路５に入力される。
Ｑ，，Ｑ蛇）を直列に設けて、これを介して、上記読み
出し回路５に入力される。
上記Ｙアドレスデコーダ回路４の出力で、これに対応す
るディジット線の伝送ゲートＭＩＳＦＥＴ（Ｑ，）を制
御することにより、ディジット線選択を行なうものであ
る。
るディジット線の伝送ゲートＭＩＳＦＥＴ（Ｑ，）を制
御することにより、ディジット線選択を行なうものであ
る。
伝送ゲートＭＩＳＦＥＴ（Ｑ４２）は、書き込み時にお
けるディジット線信号が読み出し回路５に入力されるの
を禁止するためのものであり、これにより、端子（１／
０）を書き込み／読み出しデータの入出力端子として共
用することができる。
けるディジット線信号が読み出し回路５に入力されるの
を禁止するためのものであり、これにより、端子（１／
０）を書き込み／読み出しデータの入出力端子として共
用することができる。
したがって、書き込み回路６による書き込みデータは、
上記伝送ゲートＭＩＳＦＥＴ（Ｑ４，，Ｑ４２）の接続
点に印加するものである。以上説明した実施例回路にお
いては、次の３種類の動作を行なわせることができる。
上記伝送ゲートＭＩＳＦＥＴ（Ｑ４，，Ｑ４２）の接続
点に印加するものである。以上説明した実施例回路にお
いては、次の３種類の動作を行なわせることができる。
■ 書き込み動作（プログラムモード）
書き込み動作は、メモリＭＩＳＦＥＴ（Ｖｃ）のコント
ロールゲート及びドレィンを高電圧として、浮遊ゲート
にドレィン側からの電子をアバランシュ注入することに
より行なう。
ロールゲート及びドレィンを高電圧として、浮遊ゲート
にドレィン側からの電子をアバランシュ注入することに
より行なう。
このため、書き込み電圧端子（Ｖｐｐ）は、２５Ｖの高
電圧を印加し、入力端子（ＰＤ／ＰＧＭ）には、書き込
み時間を規定するパルス信号を印加し、入出力端子（１
／０）には、“０”又は“１”の書き込みデータを印加
する。
電圧を印加し、入力端子（ＰＤ／ＰＧＭ）には、書き込
み時間を規定するパルス信号を印加し、入出力端子（１
／０）には、“０”又は“１”の書き込みデータを印加
する。
上記書き込み電圧（Ｖｐｐ）の高電圧により、パワーダ
ウン制御回路２のィンバータ回路（Ｑ２ｏ，Ｑ２，）の
出力は、ローレベル（ＯＶ）となり、プログラムパルス
回路１のＮＯＲゲート回路（Ｑ７〜Ｑ９）のＭＩＳＦＥ
Ｔ（Ｑ）をオフとし、また、パワーダウン回路２のＮＡ
Ｎ回路（Ｑ２２〜ＱＱ４２）のＭＩＳＦＥＴ（Ｑ匁）を
オフとする。
ウン制御回路２のィンバータ回路（Ｑ２ｏ，Ｑ２，）の
出力は、ローレベル（ＯＶ）となり、プログラムパルス
回路１のＮＯＲゲート回路（Ｑ７〜Ｑ９）のＭＩＳＦＥ
Ｔ（Ｑ）をオフとし、また、パワーダウン回路２のＮＡ
Ｎ回路（Ｑ２２〜ＱＱ４２）のＭＩＳＦＥＴ（Ｑ匁）を
オフとする。
このＭＩＳＦＥＴ（Ｑ凶）のオフにより、パワーダウン
出力（ＰＤＣ）は、ハイレベルとなり、デコーダ回路３
，４のＮＯＲゲート回路に設けられたＭＩＳＦＥＴ（Ｑ
斑）等、及びィンバータ回路（Ｑ２）をオンとして、デ
コーダ回路を活性化する。したがって、端子（ＰＤ／Ｐ
ＧＭ）に印加するプログラム入力パルスがハイレベルの
ときは、高電圧出力回賂のＭＩＳＦＥＴ（Ｑ，３）がオ
フして書き込みパルス（？ｐｐ）は、２５Ｖのハイレベ
ルを出力して、デコーダ回路に供Ｖ給する。
出力（ＰＤＣ）は、ハイレベルとなり、デコーダ回路３
，４のＮＯＲゲート回路に設けられたＭＩＳＦＥＴ（Ｑ
斑）等、及びィンバータ回路（Ｑ２）をオンとして、デ
コーダ回路を活性化する。したがって、端子（ＰＤ／Ｐ
ＧＭ）に印加するプログラム入力パルスがハイレベルの
ときは、高電圧出力回賂のＭＩＳＦＥＴ（Ｑ，３）がオ
フして書き込みパルス（？ｐｐ）は、２５Ｖのハイレベ
ルを出力して、デコーダ回路に供Ｖ給する。
一方、デコーダ回路は、入力信号がすべてローレベルと
なるもののみが、出力回路のＭＩＳＦＥＴ（Ｑ３６）が
オフとなるため、上記高電圧の書き込みワード線信号、
及びディジツト線選択信号を形成する。
なるもののみが、出力回路のＭＩＳＦＥＴ（Ｑ３６）が
オフとなるため、上記高電圧の書き込みワード線信号、
及びディジツト線選択信号を形成する。
そして、書き込み回路６で形成された“０”又は“１”
に対応するＯＶ又は２５Ｖの高電圧出力により、デイジ
ット線レベルが決定され、コントロールゲ−ト及びドレ
ィンが共に高電圧となるものについて、上記アバランシ
ュ注入による葺き込みがなされる。
に対応するＯＶ又は２５Ｖの高電圧出力により、デイジ
ット線レベルが決定され、コントロールゲ−ト及びドレ
ィンが共に高電圧となるものについて、上記アバランシ
ュ注入による葺き込みがなされる。
このプログラム入力パルスがローレベルになると、高電
圧出力回路のＭＩＳＦＥＴ（Ｑ，３）がオンして、デコ
ーダ回路への高電圧供給を停止するため、上記アバラン
シュ注入も停止する。
圧出力回路のＭＩＳＦＥＴ（Ｑ，３）がオンして、デコ
ーダ回路への高電圧供給を停止するため、上記アバラン
シュ注入も停止する。
すなわち、上記パルス入力のハイレベルパルス幅が書き
込み時間を規定するものとなる。■ 読み出し動作（リ
ードモード）読み出し時においては、前述のような高電
圧を必要としないから、書き込み電圧端子（Ｖｐｐ）の
電圧は、５Ｖの低電圧となる。
込み時間を規定するものとなる。■ 読み出し動作（リ
ードモード）読み出し時においては、前述のような高電
圧を必要としないから、書き込み電圧端子（Ｖｐｐ）の
電圧は、５Ｖの低電圧となる。
したがって、パワーダウン制御回路２のィンバータ回路
（Ｑ２ｏ，Ｑ２３）の出力はハィレベル（５Ｖ）となる
。
（Ｑ２ｏ，Ｑ２３）の出力はハィレベル（５Ｖ）となる
。
また、リードモードにおいては、入力端子（ＰＤ／ＰＧ
Ｍ）はローレベルとするそのである。したがって、パワ
ーダウン回路２のＮＡＮＤ回路のＭＩＳＦＥＴ（Ｑ４３
）がオフして、パワーダウン出力（ＰＤＣ）はハイレベ
ルとなり、前述のように、アドレスデコーダ回路３，４
を活性化する。また、高電圧検出出力（Ｖｐｐ）の／・
ィレベル、制御入力信号のローレベルにより、ＮＯＲ回
路（Ｑ７〜Ｑ９）の出力（ＰＣＭ）はローレベルとなる
ため、ＭＩＳＦＥＴ（Ｑ，４）及びインバータ回路（Ｑ
３９，Ｑ４０）を介した伝送ゲートＭＩＳＦＥＴ（Ｑ２
）がオンする。
Ｍ）はローレベルとするそのである。したがって、パワ
ーダウン回路２のＮＡＮＤ回路のＭＩＳＦＥＴ（Ｑ４３
）がオフして、パワーダウン出力（ＰＤＣ）はハイレベ
ルとなり、前述のように、アドレスデコーダ回路３，４
を活性化する。また、高電圧検出出力（Ｖｐｐ）の／・
ィレベル、制御入力信号のローレベルにより、ＮＯＲ回
路（Ｑ７〜Ｑ９）の出力（ＰＣＭ）はローレベルとなる
ため、ＭＩＳＦＥＴ（Ｑ，４）及びインバータ回路（Ｑ
３９，Ｑ４０）を介した伝送ゲートＭＩＳＦＥＴ（Ｑ２
）がオンする。
したがって、上記端子（Ｖｐｐ）の低電圧（５Ｖ）がデ
コーダ回路３，４に供給されることなく、また、ディジ
ット出力は、読み出し回路５に入力されることとなる。
コーダ回路３，４に供給されることなく、また、ディジ
ット出力は、読み出し回路５に入力されることとなる。
このことより、選ばれたワード線のみに５Ｖの選択信号
が印加され、選ばれたディジット線が読み出し回路５に
接続される。
が印加され、選ばれたディジット線が読み出し回路５に
接続される。
この場合、浮遊ゲートに蓄積電荷があるものは、正のコ
ントロールゲート電圧と相殺し、オフし、ないものがオ
ンして、“０”又は“１”の読み出しがなされる。■
非選択（パワーダウンモード） 非選択時に、制御入力端子（ＰＤ／ＰＧＭ）をハィレベ
ルとし、書き込み電圧端子（Ｖｐｐ）は低電圧（５Ｖ）
のままとする。
ントロールゲート電圧と相殺し、オフし、ないものがオ
ンして、“０”又は“１”の読み出しがなされる。■
非選択（パワーダウンモード） 非選択時に、制御入力端子（ＰＤ／ＰＧＭ）をハィレベ
ルとし、書き込み電圧端子（Ｖｐｐ）は低電圧（５Ｖ）
のままとする。
この制御入力レベルがハイレベルであることより、ィン
バータ回路（Ｑ３，Ｑ４）の出力が／・ィレベルとなり
、パワーダウン制御回路２のＭＩＳＦＥＴ（Ｑ４３）を
オンとし、上記電圧検出出力のハイレベルにより、ＭＩ
ＳＦＥＴ（Ｑ鱗）をオンとする。
バータ回路（Ｑ３，Ｑ４）の出力が／・ィレベルとなり
、パワーダウン制御回路２のＭＩＳＦＥＴ（Ｑ４３）を
オンとし、上記電圧検出出力のハイレベルにより、ＭＩ
ＳＦＥＴ（Ｑ鱗）をオンとする。
この両者のＭＩＳＦＥＴ（Ｑ２３，Ｑ４３）のオンによ
り、ＮＡＮＤ出力はローレベルとなるため、パワーダウ
ン出力（ＰＤＣ）は、ローレベルとなり、デコーダ回路
３，４を不活性状態として、無駄の消費電力が生ずるの
を防止するものである。すなわち、デコーダ回路３につ
いて言えば、肌ＳＦＥＴ（Ｑ２，Ｑ８）を共にオフとす
ることにより、非選択時の消費を防止するものである。
り、ＮＡＮＤ出力はローレベルとなるため、パワーダウ
ン出力（ＰＤＣ）は、ローレベルとなり、デコーダ回路
３，４を不活性状態として、無駄の消費電力が生ずるの
を防止するものである。すなわち、デコーダ回路３につ
いて言えば、肌ＳＦＥＴ（Ｑ２，Ｑ８）を共にオフとす
ることにより、非選択時の消費を防止するものである。
このデコーダ回路は、各ワード線、及びディジット線に
対応して設けられるものであり、その数が多いため、こ
の動作による電力削減の効果は大きいものとなる。この
実施例回路によれば、上記３種類の動作制御を書き込み
電圧（Ｖｐｐ）の変化を利用することにより、１つの制
御入力端子（ＰＤ／ＰＣＭ）で行なうことができる。
対応して設けられるものであり、その数が多いため、こ
の動作による電力削減の効果は大きいものとなる。この
実施例回路によれば、上記３種類の動作制御を書き込み
電圧（Ｖｐｐ）の変化を利用することにより、１つの制
御入力端子（ＰＤ／ＰＣＭ）で行なうことができる。
また、上詔書き込み電圧の変化は大きいため、これをレ
ベルシフトして、その識別を判定するにおいて、通常の
しきし、値電圧を有する。
ベルシフトして、その識別を判定するにおいて、通常の
しきし、値電圧を有する。
肌ＳＦＥＴを利用でできることとなる。したがって、製
造工程の増加が防止でき、また、その管理も容易なもの
となる。この発明は、前記実施例に限定されず、種々の
実施形態を探ることができる。
造工程の増加が防止でき、また、その管理も容易なもの
となる。この発明は、前記実施例に限定されず、種々の
実施形態を探ることができる。
例えば、メモリＭＩＳＦＥＴは、コントロールゲートを
有さないものであってもよい。
有さないものであってもよい。
この場合は、浮遊ゲートのみを有するメモリ肌ＳＦＥＴ
と直列にスイッチングＭＳＦＥＴを設けて、ワード線で
制御するようにすればよい。
と直列にスイッチングＭＳＦＥＴを設けて、ワード線で
制御するようにすればよい。
また、３電源を有するものであっても、書き込み電圧の
変化を利用して、前述のような動作を行なわせるれば、
製造工程の増大、及び管理の簡略化が図られるという効
果が得られる。この発明は、浮遊ゲート構造のＭＩＳＦ
ＥＴを記憶素子とする半導体不揮発性メモリに広く利用
できる。
変化を利用して、前述のような動作を行なわせるれば、
製造工程の増大、及び管理の簡略化が図られるという効
果が得られる。この発明は、浮遊ゲート構造のＭＩＳＦ
ＥＴを記憶素子とする半導体不揮発性メモリに広く利用
できる。
図面は、この発明の一実施例を示す回線図である。
１・・・プログラムパルス回路、２・・・パワーダウン
制御回路、３・・・×デコーダ回路、４・・・Ｙデコー
ダ回路、５・・・読み出し回路、６・・・書き込み回路
、７…メモリ回路。
制御回路、３・・・×デコーダ回路、４・・・Ｙデコー
ダ回路、５・・・読み出し回路、６・・・書き込み回路
、７…メモリ回路。
Claims (1)
- １ 制御信号が供給される制御入力端子と、少なくとも
、書き込み動作モードのときに、電源電圧よりも絶対値
的に高い電圧が供給される端子とを持ち、少なくとも３
種類以上の動作モードを有する半導体不揮発性メモリで
あつて、上記端子の電圧を検出する電圧検出手段を有し
、少なくとも上記電圧検出手段の出力信号と、上記制御
入力端子を介して伝えられる制御信号とによつて、３種
類以上の動作モードから択一的に動作モードが定められ
ることを特徴とする半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53061101A JPS6025836B2 (ja) | 1978-05-24 | 1978-05-24 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53061101A JPS6025836B2 (ja) | 1978-05-24 | 1978-05-24 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54152933A JPS54152933A (en) | 1979-12-01 |
| JPS6025836B2 true JPS6025836B2 (ja) | 1985-06-20 |
Family
ID=13161351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53061101A Expired JPS6025836B2 (ja) | 1978-05-24 | 1978-05-24 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025836B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111191A (ja) * | 1981-12-23 | 1983-07-02 | Matsushita Electric Ind Co Ltd | 電源回路 |
| JPS5952497A (ja) * | 1982-09-17 | 1984-03-27 | Nec Corp | デコ−ダ回路 |
| US4783764A (en) * | 1984-11-26 | 1988-11-08 | Hitachi, Ltd. | Semiconductor integrated circuit device with built-in memories, and peripheral circuit which may be statically or dynamically operated |
| JPH0777079B2 (ja) * | 1987-07-31 | 1995-08-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH02235297A (ja) * | 1989-03-08 | 1990-09-18 | Mitsubishi Electric Corp | 半導体回路装置 |
-
1978
- 1978-05-24 JP JP53061101A patent/JPS6025836B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54152933A (en) | 1979-12-01 |
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