JPH01307095A - 不揮発性ｃａｍ - Google Patents

不揮発性ｃａｍ

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JPH01307095A
JPH01307095A JP63136136A JP13613688A JPH01307095A JP H01307095 A JPH01307095 A JP H01307095A JP 63136136 A JP63136136 A JP 63136136A JP 13613688 A JP13613688 A JP 13613688A JP H01307095 A JPH01307095 A JP H01307095A
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JP63136136A
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Kazuo Kobayashi
和男 小林
Yasushi Terada
寺田　康
Takeshi Nakayama
武志 中山
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は不揮発性ＣＡＭに関し、特に、アドレスを指
定してデータの読み書きをする通常のメモリ機能に加え
て、情報内容を指定したとき、その情報が蓄積されてい
るアドレスの検索が行なえるような不揮発性ＣＡＭ（Ｃ
ｏｎｔｅｎｔ−Ａｄｄｒｅｓｓａｂｌｅ　　Ｍｅｍｏｒ
ｙ）に関する。
［従来の技術］ 最近のコンピュータにおいては、大容量のメインメモリ
に記憶されるデータの一部を、小容量で高速にアクセス
可能なキャッシュメモリに記憶させることにより、アク
セス時間の短縮化が図られることがある。
第１３図は、キャッシュメモリシステムの概略構成を示
す図である。第１３図において、メインメモリ５１に記
憶されるデータのうちアクセス頻度の高いデータがキャ
ッシュメモリ５２にも記憶される。このようなキャッシ
ュメモリシステムにおいては、メインメモリ５１のどの
アドレスに記憶されるデータがキャッシュメモリ５２に
記憶されているかを判別する必要がある。このために、
情報を指定したときに、その情報の検索を行なうことが
できるＣＡＭ５３が用いられる。ＣＡＭ５３には、キャ
ッシュメモリ５２に記憶されるデータのメインメモリ５
１におけるアドレスが記憶される。第１３図のキャッシ
ュメモリシステムにおいては、ＣＰＵ５４がメインメモ
リ５１のアドレスに対してアクセスする場合には、まず
そのアドレスがＣＡＭ５Ｂに与えられる。そのアドレス
がＣＡＭ５３に記憶されている場合には、キャツシュヒ
ツト信号ＣＨがメインコントローラ５５に与えられる。
メインコントローラ５５がそのキャツシュヒツト信号Ｃ
Ｈを受けると、ＣＰＵ５４はキャッシュメモリ５２に対
してアクセスを行なう。
一方、そのアドレスがＣＡＭ５３に記憶されていない場
合には、ＣＰＵ５４は、メインメモリ５１に対してアク
セスを行なう。
第１４図はｌ５ＳＣＣ（Ｄｉｇｅｓｔ　　ｏｆＴｅｃｈ
ｎｉｃａｌ　　Ｐａｐｅｒｓ　　４２〜４３頁（１９８
５年））に示された従来の揮発性のＣＡＭのメモリセル
を示す電気回路図である。
第１４図において、ＣＡＭはＣＭＯＳスタティックＲＡ
Ｍ部Ａと一致検出部Ｂとから構成されている。一致検出
部Ｂは４つのＭＯＳ）ランジスタＴ７〜ＴＩＯからなる
。ＭＯＳトランジスＴ７およびＴ８が直列接続され、Ｍ
ＯＳトランジスタＴ９およびＴＩＯが直列接続されてい
る。ＭＯＳトランジスタＴ７のソースは接地され、ゲー
トはフリップフロップからなるＣＭＯＳスタティックＲ
ＡＭ部Ａの第２の記憶ノードＮ２に接続されている。Ｍ
ｏ３）ランジスタＴ８のゲートはビット線対を構成する
ビット線ＢＬに接続され、ドレインは一致検出線Ｍに接
続されている。
ＭＯＳトランジスタＴ９のソースは接地され、ゲートは
ＣＭＯＳスタティックＲＡＭ部Ａの第１の記憶ノードＮ
１に接続されている。ＭＯＳトランジスタＴ１０のゲー
トはビット線ＢＬに接続され、ドレインは一致検出線Ｍ
に接続されている。
ＣＭＯＳスタティックＲＡＭ部Ａは４つのＭＯＳトラン
ジスタＴ３〜Ｔ６によって構成されるとともに、２つの
転送ゲートとなるＭＯＳトランジスタＴＩ、Ｔ２を含む
。ＣＭＯＳスタティックＲＡＭ部Ａの第１の記憶ノード
Ｎ１にはＭＯＳトランジスタＴ１のソースが接続され、
ドレインはビット線ＢＬに接続され、ゲートはワード線
ＷＬに接続されている。また、ＣＭＯＳスタティックＲ
ＡＭ部Ａの第２の記憶ノードＮ２にはＭＯＳトランジス
タＴ２のソースが接続され、ドレインはビット線ＢＬに
接続され、ゲートはワード線ＷＬに接続されている。
次に、第１４図に示した従来のＣＡＭの動作について説
明する。まず、一致検索を行なうとぎには、ワード線Ｗ
ＬがすべてｒＬＪレベルに設定され、一致検出線Ｍがｒ
ＨＪレベルにプリチャージされる。また、ビット線ＢＬ
に検索データが与えられ、ビット線ＢＬに検索データの
反転信号が印加される。たとえば、“１°を検索したい
ときには、ビット線ＢＬがｒＨＪレベルに設定され、ビ
ット線ＢＬがｒＬＪレベルに設定される。ＣＭＯＳスタ
ティックＲＡＭ１Ａに′１°が記憶されている場合、す
なわち第１の記憶ノードＮ１がｒＨＪレベルになってお
り、第２の記憶ノードＮ２がｒＬＪレベルになっている
場合、ＭＯＳトランジスタＴ９．Ｔ８は導通するが、Ｍ
ＯＳトランジスタＴ７．ＴＩＯは非導通であるため、一
致検出線ＭはｒＨＪ　レベルのまま保たれる。もし、“
０”がＣＭＯＳスタティックＲＡＭ部Ａに記憶されてい
る場合、すなわち第１の記憶ノードＮ１がｒＬＪレベル
であり、第２の記憶ノードＮ２がｒＨＪレベルであれば
、ＭＯＳトランジスタＴ７．Ｔ８が導通し、一致検出線
Ｍは放電されて接地電位となる。
［発明が解決しようとする課題］ 従来のＣＡＭのメモリセルは上記のように、フリップフ
ロップからなるＣＭＯＳスタティックＲＡＭ部Ａと一致
検出手段とから構成されているため、電源がオフされる
と、ＣＭＯＳスタティックＲＡＭ部Ａに記憶されていた
データが消去されてしまうという問題点があった。
それゆえに、この発明の目的は、不揮発にデータを記憶
することができるとともに、通常は高速の書込みおよび
読出しを実現できる不揮発性ＣＡＭを得ることである。
［課題を解決するための手段］ この発明に係る不揮発性ＣＡＭは、少なくとも１つのワ
ード線、第１および第２のビット線からなりワード線に
交差するように設けられた少なくとも１組のビット線対
、ワード線に対応して設けられた一致検出線、およびワ
ード線とビット線対との交点に設けられ相補的な情報が
与えられる第１および第２の記憶ノードを有するメモリ
セルを備えたものである。メモリセルは、第１の記憶ノ
ードと第２の記憶ノードとの間に結合される容量手段、
第１の記憶ノードに結合され情報の書込みおよび消去が
可能な第１の不揮発性メモリ手段、第２の記憶ノードに
結合され情報の書込みおよび消去が可能な第２の不揮発
性メモリ手段、ワード線に与えられる電位に応答して第
１のビット線と第１の記憶ノードとの間を導通状態また
は非導通状態にする第１のスイッチング手段、ワード線
に与えられる電位に応答して第２のビット線と第２の記
憶ノードとの間を導通状態または非導通状態にする第２
のスイッチング手段、および第１および第２のビット線
に与えられる情報と第１および第２の記憶ノードに与え
られる情報とが一致しているときに一致検出線に一致信
号を与える一致検出手段を含むものである。
［作用］ この発明に係る不揮発性ＣＡＭのメモリセルは、容量手
段および第１および第２の不揮発性メモリ手段を備えて
いるので、その容量手段にダイナミックに情報が記憶さ
れ、不揮発性メモリ手段に不揮発に情報が記憶される。
したがって、この不揮発性ＣＡＭにおいては、ダイナミ
ックメモリ動作による高速な書込み、読出しおよび一致
検出が可能となるとともに、不揮発性メモリ動作による
不揮発な書込み、読出しおよび一致検出が可能となる。
［実施例］ 以下、この発明の実施例を図面を用いて詳細に説明する
。
第１図は、この発明の一実施例による不揮発性ＣＡＭの
全体構成を示すブロック図である。第２図は第１図の不
揮発性ＣＡＭに含まれるメモリセルアレイの構成を示す
図、第３図は第２図のメモリセルアレイに含まれるメモ
リの回路図である。
まず、第３図を用いて、この実施例の不揮発性ＣＡＭに
含まれるメモリセルの構成について説明する。
第３図において、メモリセルＭＣは、ＮチャネルＭＯＳ
）ランジスタＴ１０〜Ｔ１５およびメモリトランジスタ
Ｍｌ、Ｍ２を含む。トランジスタＴ１０は、ビット線Ｂ
Ｌと記憶ノードＮ１との間に接続され、トランジスタＴ
１１はビット線ＢＬと記憶ノードＮ２との間に接続され
ている。これらのトランジスタＴ１０．Ｔ１１のゲート
はワード線ＷＬに接続されている。これらのトランジス
タＴＩＯ，Ｔｌｌは、選択トランジスタとして働く。ま
た、記憶ノードＮ１と読出電位線ＶＲとの間には、メモ
リトランジスタＭ１とトランジスタＴ１２とが直列に接
続されている。記憶ノードＮ２と読出電位線ＶＲとの間
には、メモリトランジスタＭ２とトランジスタ７１Ｂと
が直列に接続されている。メモリトランジスタＭ１のゲ
ートは記憶ノードＮ２に接続され、メモリトランジスタ
Ｍ２のゲートは記憶ノードＮ１に接続されている。
トランジスタＴ１２．Ｔ１３のゲートは信号線ＳＬに接
続されている。読出電位線ＶＲには読出電圧Ｖ、が与え
られる。通常この読出電位Ｖ、は電源電位ＶＣＣである
。さらに、ビット線ＢＬと一致検出線Ｍとの間にトラン
ジスタＴ１４が接続され、そのゲートは記憶ノードＮ１
に接続されている。ビット線ＢＬと一致検出線Ｍとの間
にトランジスタＴ１５が接続され、そのゲートは記憶ノ
ードＮ２に接続されている。なお、記憶ノードＮ１と記
憶ノードＮ２との間には、浮遊容量ＣＩ、Ｃ２が存在す
る。
第４図に、メモリトランジスタＭｌ、Ｍ２の概略断面図
を示す。
第４図に示すように、基板４０上に、ソース４１および
ドレイン４２が形成され、その上部に、ゲート酸化膜４
３を介して、コントロールゲート４４およびフローティ
ングゲート４５からなる２層構造のゲート電極が形成さ
れている。コントロールゲート４４は、通常のトランジ
スタのゲートの働きをする。また、フローティングゲー
ト４５は、チャネルとコントロールゲート４４との間に
形成され、浮遊状態となっている。このため、フローテ
ィングゲート４５中の電子の蓄積量により、メモリトラ
ンジスタのしきい値電圧が異なる。すなわち、フローテ
ィングゲート４５に電子が注入されるとしきい値電圧が
高くなり、逆にフローティングゲートから電子が放出さ
れるとしきい値電圧が低くなる。
メモリトランジスタのドレイン４２とフローティングゲ
ート４５との間には１００八程度の薄いトンネル酸化膜
４６が形成されている。上記したフローティングゲート
４５の電子の注入および放出は、その間にＩＯＭＶ／ｃ
ｍ程度の電界を印加して、電子をトンネルさせることに
より行なわれる。ドレイン４２およびフローティングゲ
ート４５の間の電位差は主として、コントロールゲート
４４およびフローティングゲート４５間の容量とフロー
ティングゲート４５およびドレイン４２間のトンネル酸
化膜４６の容量との比で分圧されるので、上記したＩＯ
ＭＶ／ｃｍの電界を実現するには１５〜２０Ｖ程度の高
電圧ＶＦ　Ｆをコントロールゲート４４もしくはドレイ
ン４２に数ｍＳの期間印加する必要がある。
次に、第３図に示されるメモリセルＭＣの動作を説明す
る。
このメモリセルＭＣは、ＤＲＡＭ（Ｄｙｎａｍｉｃ　　
Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）動作
およびＥＥＦＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　　Ｅ
ｒａｓａｂｌｅ　　ａｎｄ　　Ｐｒｏｇｒａｍｍａｂｌ
ｅ　　Ｒｅａｄ　　０ｎｌｙ　　Ｍｅｍｏｒｙ）動作を
行なうことが可能であり、各動作において書込モード、
読出モードおよび一致検索モードを有する。第６図は、
各動作モードにおいて各信号線に印加される電圧条件を
示す図である。
以下、第６図を参照しながら、各動作モードについて説
明する。
■　ＤＲＡＭ動作の書込モード 書込時には、信号線ＳＬの電位がｒＬＪレベルにされ、
かつ、一致検出線Ｍがフローティング状態にされる。こ
れにより、トランジスタＴ１２゜７１３がオフし、メモ
リトランジスタＭ１．Ｍ２のソースがフローティング状
態となる。その結果、メモリトランジスタＭｌ、Ｍ２の
コントロールゲート・ドレイン間の浮遊容量Ｃ１，Ｃ２
がメモリトランジスタの役割を果たす。第５図にＤＲＡ
Ｍ動作時のメモリセルＭＣの等価回路図を示す。たとえ
ば、データ“１”が書込まれる場合には、ビット線ＢＬ
の電位がｒＨＪレベルにされ、ビット線ＢＬの電位がｒ
ＬＪレベルにされる。ワード線ＷＬの電位がｒＨＪレベ
ルに立上げられると、トランジスタＴＩＯ，Ｔｌｌがオ
ンし、容ｊｌｃ１゜Ｃ２の両極がビット線ＢＬ、ＢＬに
よりそれぞれ充放電される。
■　ＤＲＡＭ動作の続出モード 続出時には、書込時と同様に、信号線ＳＬの電位がｒＬ
Ｊレベルにされ、かつ、一致検出線Ｍがフローティング
状態にされる。ビット線ＢＬ、ＢＬが等電位（ＶＥ　）
にされた後、ワード線ＷＬの電位がｒＨＪレベルに立上
げられる。たとえば、データ“１°が記憶されている場
合には、記憶ノ−ドＮ１およびＮ２の蓄積電荷は、それ
ぞれＱ（Ｎｌ）＝Ｖｗ　Ｃｏ　、Ｑ　（Ｎ２）−０であ
る。ここで、ｖｗは書込時の記憶ノードＮ１の電位、Ｃ
Ｏは浮遊容量Ｃ１の容量値Ｃ４と浮遊容量Ｃ２の容量値
Ｃ２との合計である。したがって、ワード線ＷＬがｒＨ
Ｊレベルになったときのビット線ＢＬ、ＢＬの電位Ｖａ
Ｌ、ＶＢτは次式のようになる。
ここで、Ｃ１１Ｌはビット線容量である。式■。
■からビット線ＢＬ、ＢＬ間の電位差ΔＶは次式％式％ したがって、電位差ΔＶをセンスアンプにより増幅すれ
ば、読出データが得られる。なお、二二では、容量ＣＩ
、Ｃ２の容量値のみを考慮したが、記憶ノードＮ１およ
びＮ２と基板との間の浮遊容量を考慮すれば、式■の電
位差ΔＶはさらに大きくなる。
■　ＤＲＡＭ動作の一数構索モード 一致検索時には、信号線ＳＬの電位がｒＬＪレベルにさ
れ、かつ、ワード線ＷＬの電位が「Ｌ」レベルにされる
。また、ビット線対ＢＬ、ＢＬに検索データが与えられ
る。たとえば、検索データが“１°である場合には、ビ
ット線ＢＬの電位がｒＨＪレベルにされ、ビット線ＢＬ
の電位がｒＬＪレベルにされる。−数構出線ＭはｒＨＪ
レベルにプリチャージされた後、フローティング状態に
される。メモリキャパシタにデータ“１”が記憶されて
いる場合には、記憶ノードＮ１の電位はｒＨＪレベルで
あり、記憶ノードＮ２の電位はｒＬＪレベルである。し
たがって、トランジスタＴ１４およびＴ１５のゲート・
ソース間の電位差はＯｖであり、それらのトランジスタ
はオフする。そのため、一致検出１ｉＭに充電された電
荷は放電されず、−数構出線Ｍの電位はｒＨＪレベルの
まま変化しない（一致検出）。一方、メモリキャパシタ
にデータ“０”が記憶されている場合には、ノードＮ１
の電位はｒＬＪレベルであり、ノードＮ２の電位はｒＨ
Ｊ　レベルである。したがって、トランジスタＴ１４は
オフし、トランジスタＴ１５はオンする。そのため、−
数構出線Ｍの電荷がトランジスタＴ１５を通じて放電さ
れ、−数構出線Ｍの電位がｒＬＪレベルになる（不一致
検出）。
■　ＥＥＰＲＯＭ動作の書込モード 書込時には、信号線ＳＬの電位がｒＬＪレベルにされ、
かつ、−数構出線Ｍがフローティング状態にされる。こ
れにより、メモリトランジスタＭ１、Ｍ２のソースがフ
ローティング状態となる。
たとえば、データ“１”が書込まれる場合には、ビット
線ＢＬに高電圧ＶＰ　Ｐが印加され、ビット線ＢＬにＯ
ｖが印加される。また、ワード線ＷＬに高電圧ＶＰＰが
印加される。したがって、メモリトランジスタＭ１のド
レインに高電圧ＶＦ　Ｆが印加され、コントロールゲー
トにＯｖが印加される。また、メモリトランジスタＭ２
のコントロールゲートに高電圧ＶＦＰが印加され、ドレ
インにＯｖが印加される。これにより、メモリトランジ
スタＭ１のフローティングゲートから電子が引抜かれ、
メモリトランジスタＭ２のフローティングゲートに電子
が注入される。その結果、メモリトランジスタＭ１のし
きい値電圧ｖＴＨが負にシフトし、メモリトランジスタ
Ｍ２のしきい値電圧ＶＴｌｌが正にシフトする。このよ
うにして書込みが終了する。
■　ＥＥＦＲＯＭ動作の続出モード 読出時には、信号線ＳＬおよびワード線ＷＬの電位がｒ
ＨＪレベルにされ、かつ、−数構出線Ｍがフローティン
グ状態にされる。これにより、トランジスタＴ１２およ
びＴ１３がオンする。たとえば、データ“１°が記憶さ
れている場合には、メモリトランジスタＭ１のしきい値
電圧ｖＴｏが負であり、メモリトランジスタＭ２のしき
い値電圧ＶＴＨが正である。したがって、メモリトラン
ジスタＭ１およびＭ２のソースがそれぞれトランジスタ
Ｔ１２およびＴ１３を介して読出電位線ＶＲにより充電
されると、メモリトランジスタＭ１がオンし、メモリト
ランジスタＭ２はオフする。
そのため、ビット線ＢＬがトランジスタＴ１２、メモリ
トランジスタＭ１およびトランジスタＴ１０を通じて充
電される。一方、ビット線ＢＬの電位は変化しない。し
たがって、ビット線ＢＬ、Ｂｒ間の電位差をセンスアン
プにより増幅すると、ビット線ＢＬの電位がｒＨＪレベ
ルとなる。
■　ＥＥＦＲＯＭ動作の一数構索モードー数構索時には
、ワード線ＷＬの電位がｒＬＪレベルにされ、かつ、−
数構出線Ｍがフローティング状態にされる。その後、ビ
ット線ＢＬ、ＢＬに検索データが与えられる。また、信
号線ＳＬの電位がｒＨＪレベルにされ、−数構出線Ｍが
ｒＨＪレベルにプリチャージされた後フローティング状
態にされる。ここで、データ“１“が記憶されていると
仮定すると、メモリトランジスタＭ１のしきい値電圧ｖ
ＴＨが負であり、メモリトランジスタＭ２のしきい値電
圧ｖＴＭは正である。たとえば、検索データが“１”で
ある場合には、ビット線ＢＬの電位がｒＨＪレベルにさ
れ、ビット線ＢＬの電位がｒＬＪレベルにされる。した
がって、トランジスタＴ１４のゲートが、トランジスタ
Ｔ１２およびメモリトランジスタＭ１を通じて続出電位
線ＶＲ（こより充電される。一方、トランジスタＴ１５
のゲートは、放電されたままである。このため、トラン
ジスタＴ１４およびＴ１５がともにオフし、−数構出線
Ｍの電位はｒＨＪレベルのまま保たれる（−数構出）。
逆に、検索データが“０”である場合には、ビット線Ｂ
Ｌの電位がｒＬＪレベルにされ、ビット線ＢＬの電位が
ｒＨＪレベルにされるので、トランジスタＴ１４がオン
する。それにより、−数構出線Ｍの電荷がトランジスタ
Ｔ１４を通じて放電され、−数構出線Ｍの電位はｒＬＪ
レベルとなる（不一致検出）。
次に、第３図のメモリセルＭＣが用いられた第１図の不
揮発性ＣＡＭの構成について説明する。
第１図に含まれるメモリセルアレイ１内には、ｆｆ１２
図に示すように、第３図に示したメモリセルＭＣが複数
行および複数列に配列されている。各列の複数のメモリ
セルＭＣは、共通のビット線対ＢＬ、ＢＬに接続されて
いる。また、各行の複数のメモリセルＭＣは、共通のワ
ード線ＷＬ、共通の信号線ＳＬおよび共通の書込電位線
ＶＲに接続されている。
第１図において、アドレスデータ入出力回路２゜データ
入出力回路３および制御信号入力回路４が、外部とのイ
ンターフェイス部として用いられる。
アドレデータ入出力回路２は、ＤＲＡＭ動作およびＥＥ
ＦＲＯＭ動作の通常モード（書込／読出モード）におい
てアドレス信号の入力を行ない、−致検索モードにおい
てマスクデータのアドレス指定のためのアドレス信号の
人力および一致アドレスの出力を行なう。データ入出力
回路３は、通常モードにおいて書込データの入力および
読出データの出力を行ない、一致検索モードにおいて検
索データの入力を行なう。制御信号入力回路４は、各動
作モードを指定するための制御信号の入力を行なう。
また、ロウアドレスデコーダ５、コラムアドレスデコー
ダ６と、センスアンプ／データラッチ７およびＹゲート
８は、ＤＲＡＭ動作およびＥＥＦＲＯＭ動作に共通に用
いられる。ロウアドレスデコーダ５は、アドレスデータ
入出力回路２から与えられるアドレス信号に応答してメ
モリセルアレイ１内のワード線ＷＬの選択を行なう。コ
ラムアドレスデコーダ６は、アドレスデータ入出力回路
２から与えられるアドレス信号に応答してＹゲート８内
のトランスファゲートの選択を行なう。センスアンプ／
データラッチ７は、ビット線対ＢＬ。
ＢＬ間の電位差の増幅ならびに書込データおよび読出デ
ータのラッチを行なう。Ｙゲート８は、メモリセルアレ
イ１内のビット線対ＢＬ、ＢＬとセンスアンプ／データ
ラッチ７との接続部である。
コラムアドレスデコーダ６により選択されたトランスフ
ァゲートが開かれることにより、対応するビット線対Ｂ
Ｌ、ＢＬがセンスアンプ／データラッチ７に接続される
。
高電圧発生回路９、高電圧切換スイッチ１０ａ。
１０ｂ１読出電圧発生回路１１およびＳＬデコーダ１２
は、ＥＥＦＲＯＭ動作のみに用いられる。
高電圧発生回路９は、メモリセルＭＣに不揮発な書込み
を行なうとき、ある期間、高電圧ＶＰ　Ｆ（約２０■）
を発生する。高電圧切換スイッチ１０ａは、選択された
ビット線対ＢＬ、ＢＬのうち、ｒＨＪレベルのビット線
の電位を高電圧ＶＦ　Ｆに立上げ、ｒＬＪレベルのビッ
ト線の電位を接地電位のままとする。高電圧切換スイッ
チ１０ｂは、選択されたワード線ＷＬの電位を高電圧Ｖ
ＦＦに立上げ、非選択のワード線ＷＬの電位を接地電位
のままとする。続出電圧発生回路１１は、メモリセルア
レイ１の読出電位線ＶＲに読出電圧Ｖ、を与える。通常
この読出電圧Ｖ、は電源電位ＶＣＣである。ＳＬデコー
ダ１２は、読出時に選択されたワード線ＷＬに対応する
信号線ＳＬのみを選択し、その電位をｒＨＪレベルに立
上げる。
また、マスクデータ収納レジスタ１３、Ｍプリチャージ
／センス回路１４、検索結果収納レジスタ１５、検索結
果処理回路１６およびロウアドレスエンコーダ１７は、
検索処理系を構成する。マスクデータ収納レジスタ１３
は、後述するマスク動作において、マスクするビット線
対ＢＬ、　　ＢＬの両ビット線に検索データを与えずｒ
ＨＪレベルの電位を与える。Ｍプリチャージ／センス回
路１４は、一致検索モードにおいて一数構出線ＭのｒＨ
Ｊレベルへのプリチャージおよび一致／不−致の出力を
行なう。検索結果収納レジスタ１５は、メモリセルアレ
イ１の行ごとに検索結果を記憶する。検索結果処理回路
１６は、複数行の検索結果の一括処理を行なう。ロウア
ドレスエンコーダ１７は、撲索結果処理回路１６の出力
をアドレス信号に変換する。
動作モード制御回路１８は、通常モードまたは一致地検
索モードの指定、書込モードまたは続出モードの指定お
よびマスク動作の指定を行なう。
次に、第７図のタイミングチャートを参照しながら第１
図の不揮発性ＣＡＭのＤＲＡＭ動作について説明する。
（ａ）　　書込モード まず、メモリセルアレイ１内のすべてのビット線対ＢＬ
、ＢＬが等電位にイコライズされる。その後、Ｙゲート
８内のトランスファゲートがコラムアドレスデコーダ６
により選択され、導通状態にされる。これにより、セン
スアンプ／デークラッチ７にラッチされている書込デー
タが選択されたビット線対ＢＬ、ＢＬ上に与えられる。
ここでは、書込データは“１”であると仮定する。その
結果、ビット線ＢＬの電位がｒＨＪレベルとなり、ビッ
ト線ＢＬの電位がｒＬＪレベルとなる。その後、ロウア
ドレスデコーダ５により選択されたワード線ＷＬの電位
がｒＨＪレベルに立上がる。これにより、選択されたメ
モリセルＭＣの記憶ノードＮ１の電位が「Ｈ」レベルと
なり、記憶ノードＮ２の電位がｒＬＪレベルとなる。こ
のようにして、選択されたメモリセルＭＣ内の容ｊｉｌ
ｃ１．Ｃ２にデータ“１”が書込まれる。
（ｂ）　　読出モード まず、メモリセルアレイ１内のすべてのビット線対ＢＬ
、ＢＬが等電位にイコライズされる。次に、ロウアドレ
スデコーダ５により選択されたワード線ＷＬの電位がｒ
ＨＪレベルに立上がる。これにより、そのワード線ＷＬ
に接続されたメモリセルＭＣ内の容量ＣＩ、Ｃ２に記憶
されるデータが、それぞれ対応するビット線対ＢＬ、Ｂ
Ｌ上に読出される。ここでは、メモリセルＭＣにデータ
“１′が記憶されていると仮定する。その結果、ビット
線ＢＬの電位が上昇し、ビット線ＢＬの電位が下降する
。その後、コラムアドレスデコーダ６によりＹゲート８
内のいずれかのトランスファゲートが導通状態にされる
とともに、センスアンプ／データラッチ７が活性状態と
なる。それにより、選択されたビット線対ＢＬ、ＢＬ間
の電位差が増幅され、データ入出力回路３を介して出力
される。
（ｃ）　　一致検索モード まず、メモリセルアレイ１内のすべてのビット線対ＢＬ
、ＢＬおよび一数構出線ＭがｒＬＪレベルにプリチャー
ジされた後、センスアンプ／データラッチ７にラッチさ
れている検索データがＹゲ−ト８を介して各ビット線対
ＢＬ、ＢＬ上に与えられる。これにより、各ビット線対
ＢＬ、ＢＬにおいて、一方の電位がｒＨＪレベルのまま
変化せず、他方の電位がｒＬＪレベルに立下がる。その
結果、メモリセルアレイ１の各行において、すべてのメ
モリセルＭＣの容量ＣＩ、Ｃ２に記憶されたデータがそ
れぞれ対応するビット線対ＢＬ、Ｂτに与えられたデー
タと一致する場合には、−数構出線Ｍの電位はｒＨＪレ
ベルのまま変化しない。
しかし、メモリセルアレイ１の各行において、メモリセ
ルＭＣの容ｆｆ１ｃ１．Ｃ２に記憶されたデータのいず
れか１つでも対応するビット線対ＢＬ。
ｉτに与えられた検索データと一致しない場合には、−
数構出線Ｍの電位がｒＬＪレベルに放電される。このよ
うにして、メモリセルアレイ１内の各行ごとの検索結果
がＭプリチャージ／センス回路１４を介して検索結果収
納レジスタ１５に記憶される。検索結果処理回路１６は
、メモリセルアレイ１内の複数行の検索結果を一括処理
しロウアドレスエンコーダ１７に与える。ロウアドレス
エンコーダ１７は、その検索結果をアドレス信号に変換
し、アドレスデータ入出力回路２を介して外部に出力す
る。
次に、第８図のタイミングチャートを参照しながら第１
図の不揮発性ＣＡＭのＥＥＦＲＯＭ動作について説明す
る。
（ｄ）　　書込モード まず、リセット動作により、メモリセルアレイ１内のす
べてのビット線対ＢＬ、ＢＬが接地される。コラムアド
レスデコーダ６によりＹゲート８内のトランスファゲー
トが選択され、導通状態にされる。これにより、センス
アンプ／データラッチ７にラッチされている書込データ
が、選択されたビット線対ＢＬ、ＢＬ上に与えられる。
ここでは、書込データは“１″であると仮定する。その
結果、ビット線ＢＬの電位がｒＨＪレベルとなり、ビッ
ト線ＢＬの電位がｒＬＪレベルとなる。Ｙゲート８内の
トランスファゲートが非導通状態にされた後、ロウアド
レスデコーダ５によりメモリセルアレイ１内のワード線
ＷＬが選択される。このとき、高電圧切換スイッチ１０
ｂが、高電圧発生回路９の出力を受けて、選択されたワ
ード線ＷＬに高電圧ＶＦＰを印加する。同時に、高電圧
切換スイッチ１０ａが、高電圧発生回路９の出力を受け
て、選択されたビット線対ＢＬ、ＢＬのうちビット線Ｂ
Ｌに高電圧ＶＰＰを印加し、ビット線「Ｌの電位を接地
電位に保つ。その結果、選択されたメモリセルＭＣの記
憶ノードＮ１の電位が高電圧Ｖｐｐに立上げられ、記憶
ノードＮ２の電位が接地電位に保たれる。このようにし
て、選択されたメモリセルＭＣ内のメモリトランジスタ
Ｍｌ。
Ｍ２にデータ“１”が書込まれる。
（ｅ）　　読出モード まず、ロウアドレスデコーダ５により選択されたワード
線ＷＬの電位がｒＨＪレベルに立上がる。
リセット動作により、メモリセルアレイ１内のすべての
ビット線対ＢＬ、ＢＬが接地される。その後、ＳＬデコ
ーダ１２により、選択されたワード線ＷＬに対応する信
号線ＳＬの電位がｒＨＪレベルに立上げられる。ここで
は、メモリセルＭＣ内のメモリトランジスタＭｌ、Ｍ２
にデータ“１”が記憶されていると仮定する。その結果
、メモリセルＭＣの記憶ノードＮ１の電位が上昇すると
ともに、ビット線ＢＬの電位も上昇する。このとき、メ
モリセルＭＣの記憶ノードＮ２の電位およびビット線Ｂ
Ｌの電位は接地電位のまま変化しない。
その後、センスアンプ／データラッチ７が活性化するこ
とにより、ビット線ＢＬおよび記憶ノードＮ１の電位が
さらに高レベルに立上げられる。さらに、コラムアドレ
スデコーダ６によりＹゲート８内のいずれかのトランス
ファゲートが導通状態にされ、選択されたビット線対Ｂ
Ｌ、ＢＬ上に読出されたデータがデータ入出力回路３を
介して出力される。
（ｆ）　　−数構索モード まず、ロウアドレスデコーダ５により選択されたワード
線ＷＬの電位がｒＨＪレベルに立上がるとともに、リセ
ット動作により、メモリセルアレイ１内のビット線対Ｂ
Ｌ、ＢＬおよび記憶ノードＮｌ、Ｎ２が接地される。ワ
ード線ＷＬの電位がｒＬＪレベルに立下がった後、その
ワード線ＷＬに対応する一数構出線ＭがＭプリチャージ
／センス回路１４によりｒＨＪレベルにプリチャージさ
れる。さらに、ＳＬデコーダ１２により対応する信号線
ＳＬの電位がｒＨＪレベルに立上げられる。
Ｙゲート８が導通状態になると、センスアンプ／デーク
ラッチ７にラッチされている検索データが各ビット線対
ＢＬ、ＢＬ上に与えられる。その結果、メモリセルアレ
イ１内の選択された行において、すべてのメモリセルＭ
ＣのメモリトランジスタＭｌ、Ｍ２に記憶されたデータ
がそれぞれ対応するビット線対ＢＬ、ＢＬに与えられた
検索データと一致した場合には、−数構出線Ｍの電位は
ｒＨＪ　レベルのまま変化しない。しかし、メモリセル
アレイ１内の選択された行において、メモリセルＭＣの
メモリトランジスタＭｌ、Ｍ２に記憶されたデータのう
ちいずれか１つでも対応するビット線対ＢＬ、ＢＬに与
えられた検索データと一致しない場合には、−数構出線
Ｍの電位は「Ｌ」レベルに放電される。このようにして
、メモリセルアレイ１内の各行ごとの検索結果が検索結
果収納レジスタ１５に記憶される。
なお、一般に一致検索は複数ビットを一括して行なうが
、そのすべてのビットを指定することは稀である。すな
わち、一部のビットに対する一致検索を無効にするマス
ク機能が必要となる。上記実施例においては、このマス
ク機能は、マスクしたいビット線対ＢＬ、ＢＬをｒＨＪ
レベルにプリチャージすることにより実現される。第３
図のメモリセルＭＣにおいては、トランジスタＴ１４ま
たはＴ１５のゲートにｒＨＪレベルの電位が与えられて
も、ビット線ＢＬおよびＢＬの電位がｒＨＪレベルであ
るので、−数構出線Ｍの電位はｒＨＪレベルのまま変化
しない。このため、マスクされたビット以外のビットに
おいて一致検索が可能となる。
このように、上記実施例の不揮発性ＣＡＭにおいては、
ＤＲＡＭ動作による高速の読出しおよび書込みが可能で
あるとともに、ＥＥＦＲＯＭ動作により不揮発な記憶が
可能である。したがって、たとえば第９図に示すように
、電源がオフのときには各メモリセルＭＣのメモリトラ
ンジスタＭｌ。
Ｍ２にデータを不揮発に記憶させておき、電源をオンし
たときにＥＥＦＲＯＭ動作により各メモリセルＭＣのメ
モリトランジスタＭｌ、Ｍ２からデータを読出す。電源
がオンの状態では、ＤＲＡＭ動作により各メモリセルＭ
Ｃの容ｆｆ１ｃ１．Ｃ２に対して高速な書込み、読出し
、−数構索を行なうことができる。またＥＥＦＲＯＭ動
作により各メモリセル゛ＭＣのメモリトランジスタＭｌ
、Ｍ２に対して書込み、読出しおよび一致検索を行なう
ことができる。電源をオフする前に、Ｅ　Ｅ　Ｆ　ＲＯ
Ｍ動作により各メモリセルＭＣのメモリトランジスタＭ
ｌ、Ｍ２にデータを記憶させておくと、電源をオフした
後もデータが消去されない。
第１０図は、この発明の他の実施例による不揮発性ＣＡ
Ｍのメモリセルを示す回路図である。
第１０図のメモリセルＭＣにおいては、第３図のメモリ
セルＭＣにおけるトランジスタＴ１４゜７１５および一
数構出線Ｍの代わりに、トランジスタＴ１６〜Ｔ１９お
よび不一致検出線Ｍが用いられている。不一致検出線Ｍ
）接地電位との間にトランジスタＴ１６およびＴ１７が
直列に接続されている。また、同様に、不一致検出線Ｍ
と接地電位との間にトランジスタ７１ｇおよびＴ１９が
直列に接続されている。トランジスタＴ１６のゲートは
記憶ノードＮ１に接続され、トランジスタＴ１７のゲー
トはビット線ＢＬに接続されている。
トランジスタＴ１８のゲートは記憶ノードＮ２に接続さ
れ、トランジスタＴ１９のゲートはビット線ＢＬに接続
されている。
一致検索時には、不一致検出線ＭはｒＨＪレベルにプリ
チャージされる。ここで、メモリセルＭＣにデータ゛１
″が記憶されていると仮定する。
検索データが′１″のときには、ビット線ＢＬの電位が
ｒＨＪレベル、ビット線ＢＬの電位がｒＬＪレベルにさ
れる。これにより、トランジスタＴ１６およびＴ１７が
オンし、不一致検出線Ｍの電位がｒＬＪレベルに放電さ
れる（−数構出）。逆に、検索データが“０“のときに
は、ビット線ＢＬの電位が「Ｌ」レベル、ビット線ＢＬ
の電位がｒＨＪレベルにされる。これにより、トランジ
スタＴ１７およびＴ１８がオフする。したがって、不一
致検出線“Ｍｏの電位はｒＨＪレベルのまま変化しない
（不一致検出）。
なお、第１０図のメモリセルＭＣにおいてビット線対Ｂ
Ｌ、ＢＬをマスクするときには、ビット線対ＢＬ、ＢＬ
の電位をｒＬＪレベルにしておけばよい。
なお、第３図および第１０図のメモリセルＭＣにおいて
は、ＤＲＡＭメモリキャパシタとして浮遊容量が用いら
れているが、一方あるいは両方のメモリトランジスタＭ
ｌ、Ｍ２のドレイン・コントロールゲート間にＤＲＡＭ
容量を形成してもよい。
また、第１１図および第１２図に示すように、記憶ノー
ドＮ１と電位線ＶＣＰとの間に容量Ｃ３を形成し、記憶
ノードＮ２と電位線ｖｃＰとの間に容量Ｃ４を形成して
もよい。電位線ｖｅｒには所定の電位が与えられる。そ
の他の部分の構成については、第１１図のメモリセルＭ
Ｃは第３図のメモリセルＭＣと同様であり、第１２図の
メモリセルＭＣは第１０図のメモリセルＭＣと同様であ
る。
上記実施例においては、メモリトランジスタＭ１、Ｍ２
としてＦＬＯＴＯＸ型メモリトラメモリトランジスタ明
したが、ＭＮＯ３型メモリトランジスタなど、そのしき
い値電圧ＶＴＨを可変としたトランジスタを用いてもよ
い。
また、電圧印加のタイミングや条件は、上記実施例のみ
に限られない。たとえば、−数構常時には、ビット線対
ＢＬ、ＢＬをｒＨＪレベルとして一致検出線ＭをｒＨＪ
レベルにプリチャージしてもよい。また、通常のＤＲＡ
Ｍ動作およびＥＥＰＲＯＭ動作のときには、それぞれ、
−数構出線ＭをｒＨＪレベル、高電圧ＶＰＰにしてもよ
い。
［発明の効果］ 以上のようにこの発明によれば、各メモリセルが容量手
段および不揮発性メモリ手段を備えているので、高速の
読出しおよび書込ならびに不揮発な記憶が可能であり、
かつ、−数構出が可能である不揮発性ＣＡＭが得られる
。また、２つの不揮発性メモリ手段を組合わせたことに
より、その読出動作も高速化される。
【図面の簡単な説明】
第１図はこの発明の一実施例による不揮発性ＣＡＭの全
体構成を示すブロック図である。第２図は第１図に含ま
れるメモリセルアレイの構成を示す回路図である。第３
図は第２図に含まれるメモリセルの回路構成を示す図で
ある。第４図はメモリトランジスタの構造の一例を示す
断面図である。 第５図は第３図のメモリセルのＤＲＡＭ動作における等
価回路図である。第６図は各動作モードにおいて各信号
線に印加される電圧条件を示す図である。第７図は第１
図の不揮発性ＣＡＭのＤＲＡＭ動作を説明するためのタ
イミングチャートである。第８図は第１図の不揮発性Ｃ
ＡＭのＥＥＦＲＯＭ動作を説明するためのタイミングチ
ャートである。第９図は第１図の不揮発性ＣＡＭの使用
方法の一例を示す図である。第１０図はこの発明の他の
実施例による不揮発性ＣＡＭのメモリセルの回路図であ
る。第１１図はこの発明のさらに他の実施例による不揮
発性ＣＡＭのメモリセルの回路図である。第１２図はこ
の発明のさらに他の実施例による不揮発性ＣＡＭのメモ
リセルの回路図である。第１３図はＣＡＭが用いられる
キャッシュメモリシステムを示す図である。第１４図は
従来の揮発性ＣＡＭのメモリセルの回路図である。 図において、ＭＣはメモリセル、ＷＬはワード線、ＢＬ
、ＢＬはビット線対、ＳＬは信号線、ＶＲは読出電位線
、Ｍは一致検出線、Ｍｌ、Ｍ２はメモリトランジスタ、
Ｃ１，Ｃ２は容量、Ｔ１０〜Ｔ１５はＮチャネルＭＯ８
）ランジスタ、Ｎｌ。 Ｎ２は記憶ノードである。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. （１）少なくとも１つのワード線、 第１のビット線および第２のビット線からなり、前記ワ
    ード線に交差するように設けられた少なくとも１組のビ
    ット線対、 前記ワード線に対応して設けられた一致検出線、および 前記ワード線と前記ビット線対との交点に設けられ、相
    補的な情報が与えられる第１および第２の記憶ノードを
    有するメモリセルを備え、 前記メモリセルは、 前記第１の記憶ノードと前記第２の記憶ノードとの間に
    結合される容量手段、 前記第１の記憶ノードに結合され、情報の書込みおよび
    消去が可能な第１の不揮発性メモリ手段、前記第２の記
    憶ノードに結合され、情報の書込みおよび消去が可能な
    第２の不揮発性メモリ手段、前記ワード線に与えられる
    電位に応答して、前記第１のビット線と前記第１の記憶
    ノードとの間を導通状態または非導通状態にする第１の
    スイッチング手段、 前記ワード線に与えられる電位に応答して、前記第２の
    ビット線と前記第２の記憶ノードとの間を導通状態また
    は非導通状態にする第２のスイッチング手段、および 前記第１および第２のビット線に与えられる情報と前記
    第１および第２の記憶ノードに与えられる情報とが一致
    しているときに、前記一致検出線に一致信号を出力する
    一致検出手段を含む、不揮発性ＣＡＭ。
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