JPH041954B2 - - Google Patents
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- JPH041954B2 JPH041954B2 JP59111894A JP11189484A JPH041954B2 JP H041954 B2 JPH041954 B2 JP H041954B2 JP 59111894 A JP59111894 A JP 59111894A JP 11189484 A JP11189484 A JP 11189484A JP H041954 B2 JPH041954 B2 JP H041954B2
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- JP
- Japan
- Prior art keywords
- refresh
- memory cell
- circuit
- bit line
- time
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
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- G—PHYSICS
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- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置に関するもので、
特にリフレツシユを必要とするダイナミツク
RAMに係わる。
特にリフレツシユを必要とするダイナミツク
RAMに係わる。
従来、ダイナミツクRAMは、例えば第４図に
示すように構成されている。図において、MC
１，MC２，……はメモリセルで、これらメモリ
セルMC１，MC２，……は、１つのキヤパシタ
Csと１つのトランスフアゲート（MOSFET）Ｑ
とによつて構成されており、上記キヤパシタ（ｓ
に電荷が蓄積されているか否かによつて情報
“１”“０”を記憶するものである。WL１，WL
２，……は、上記トランスフアゲートＱ，Ｑ，…
…を選択的に導通制御して所定のメモリセル列
MCi（ｉ＝１、２、……）を選択するワード線で、
このワード線WL１，WL２，……とビツト線
BLj，BLj（ｊ＝１、２、……）とによつて所定
のメモリセルMCijが選択される。１１は、上記
選択されたメモリセルMCijからビツト線，
BLjに読み出された情報を増幅するためのセンス
アンプで、このセンスアンプ１１はセンスアンプ
イネーブル信号SEによつて制御される。DC１，
DC２はダミーセル、DWL１，DWL２は上記ダ
ミーセルDC１，DC２を選択するためのワード線
で、ビツト線側に接続されたメモリセルから
情報を読み出す場合はダミーセルDC１が、ビツ
ト線側に接続されたメモリセルから情報を読
み出す場合にはダミーセルDC２がそれぞれ選択
されるようになつている。なお、上記ダミーセル
DC１，DC２を構成するキヤパシタCsD１，CsD
２の容量はそれぞれ、各メモリセルMC１，MC
２，……を構成するキヤパシタCsの要領の1/2に
設定される。CB，CBは上記ビツト線，BLj
の寄生容量、Ｑ１，Ｑ２は図示しないカラムデコ
ーダの出力CDjによつて導通制御され、上記セン
スアンプ１１によつて増幅されたビツト線，
BLjの電位をデータ線，DLを介して出力回路
１２に供給するための転送用MOSFETである。
そして、出力回路１２から読み出し出力Doutを
得る。
示すように構成されている。図において、MC
１，MC２，……はメモリセルで、これらメモリ
セルMC１，MC２，……は、１つのキヤパシタ
Csと１つのトランスフアゲート（MOSFET）Ｑ
とによつて構成されており、上記キヤパシタ（ｓ
に電荷が蓄積されているか否かによつて情報
“１”“０”を記憶するものである。WL１，WL
２，……は、上記トランスフアゲートＱ，Ｑ，…
…を選択的に導通制御して所定のメモリセル列
MCi（ｉ＝１、２、……）を選択するワード線で、
このワード線WL１，WL２，……とビツト線
BLj，BLj（ｊ＝１、２、……）とによつて所定
のメモリセルMCijが選択される。１１は、上記
選択されたメモリセルMCijからビツト線，
BLjに読み出された情報を増幅するためのセンス
アンプで、このセンスアンプ１１はセンスアンプ
イネーブル信号SEによつて制御される。DC１，
DC２はダミーセル、DWL１，DWL２は上記ダ
ミーセルDC１，DC２を選択するためのワード線
で、ビツト線側に接続されたメモリセルから
情報を読み出す場合はダミーセルDC１が、ビツ
ト線側に接続されたメモリセルから情報を読
み出す場合にはダミーセルDC２がそれぞれ選択
されるようになつている。なお、上記ダミーセル
DC１，DC２を構成するキヤパシタCsD１，CsD
２の容量はそれぞれ、各メモリセルMC１，MC
２，……を構成するキヤパシタCsの要領の1/2に
設定される。CB，CBは上記ビツト線，BLj
の寄生容量、Ｑ１，Ｑ２は図示しないカラムデコ
ーダの出力CDjによつて導通制御され、上記セン
スアンプ１１によつて増幅されたビツト線，
BLjの電位をデータ線，DLを介して出力回路
１２に供給するための転送用MOSFETである。
そして、出力回路１２から読み出し出力Doutを
得る。
ところで、メモリセルMC１，MC２，……に
蓄積された電荷は、リーク電流等によつて時間と
ともに減少する。このため、蓄積された電荷が完
全に消失する前に情報を読み出し、この読み出し
た情報と同じ情報を再書き込みしてもう一度電荷
を蓄積し直す動作、いわゆるリフレツシユが必要
となる。このリフレツシユは一般のダイナミツク
RAMでは必ず必要であり、例えば256Kビツトの
ダイナミツクRAMでは、４ｍＳ毎にあらゆるメ
モリセルをリフレツシユするという制限となる。
すなわち、第５図に示すように一定時間毎にリフ
レツシユ動作Rfが必要であり、この期間は通常
動作Naが行なえない。これは例えばメモリセル
MC１をリフレツシユしている間は、ビツト線
BLj，BLjの電位が上記メモリセルMC１の記憶
情報に対応しているためで、この期間には同一の
ビツト線，BLjに接続された他のメモリセル
MC２，MC３，……から情報を読み出すことが
不可能である。従つて、リフレツシユを行なつて
いる期間にRAMをアクセスしようとしても、リ
フレツシユを行なつているメモリセルが接続され
たビツト線上のメモリセルは使えないので、この
間はRAMへのアクセスを待たなければならず、
等価的にアクセス時間が長くなることになり、高
速化が困難である。
蓄積された電荷は、リーク電流等によつて時間と
ともに減少する。このため、蓄積された電荷が完
全に消失する前に情報を読み出し、この読み出し
た情報と同じ情報を再書き込みしてもう一度電荷
を蓄積し直す動作、いわゆるリフレツシユが必要
となる。このリフレツシユは一般のダイナミツク
RAMでは必ず必要であり、例えば256Kビツトの
ダイナミツクRAMでは、４ｍＳ毎にあらゆるメ
モリセルをリフレツシユするという制限となる。
すなわち、第５図に示すように一定時間毎にリフ
レツシユ動作Rfが必要であり、この期間は通常
動作Naが行なえない。これは例えばメモリセル
MC１をリフレツシユしている間は、ビツト線
BLj，BLjの電位が上記メモリセルMC１の記憶
情報に対応しているためで、この期間には同一の
ビツト線，BLjに接続された他のメモリセル
MC２，MC３，……から情報を読み出すことが
不可能である。従つて、リフレツシユを行なつて
いる期間にRAMをアクセスしようとしても、リ
フレツシユを行なつているメモリセルが接続され
たビツト線上のメモリセルは使えないので、この
間はRAMへのアクセスを待たなければならず、
等価的にアクセス時間が長くなることになり、高
速化が困難である。
上述したリフレツシユ動作および通常動作につ
いて第６図のタイミングチヤートを参照しつつ説
明する。時刻t0においてアドレス信号Addが変化
するかあるいはチツプイネーブル信号が入力され
ると、動作の１サイクルが始まる。時刻t1におい
て、ワード線WL１，WL２，……の内いずれか
１つ（ここではWL１を例に取つて説明する）が
図示しないローデコーダの出力により選択される
（“Ｈ”レベルとなる）と、メモリセルMC１が選
択され、このメモリセルMC１に接続されたビツ
ト線BLjに記憶情報が読み出される。この時、ワ
ード線DWL１が“Ｈ”レベルとなり、ビツト線
BLjにはダミーセルDC１からの基準となる信号
が読み出される。これによつて、ビツト線，
BLjの電位が変化し始める。上記ビツト線，
BLjの電位は、センスアンプイネーブル信号SE
の“Ｈ”レベル（時刻t2）によつて、いずれか一
方が“Ｈ”レベル、他方が“Ｌ”レベルとなる。
この時、ワード線WL１は“Ｈ”レベルであるの
で、メモリセルMC１のリフレツシユが行なわれ
る。
いて第６図のタイミングチヤートを参照しつつ説
明する。時刻t0においてアドレス信号Addが変化
するかあるいはチツプイネーブル信号が入力され
ると、動作の１サイクルが始まる。時刻t1におい
て、ワード線WL１，WL２，……の内いずれか
１つ（ここではWL１を例に取つて説明する）が
図示しないローデコーダの出力により選択される
（“Ｈ”レベルとなる）と、メモリセルMC１が選
択され、このメモリセルMC１に接続されたビツ
ト線BLjに記憶情報が読み出される。この時、ワ
ード線DWL１が“Ｈ”レベルとなり、ビツト線
BLjにはダミーセルDC１からの基準となる信号
が読み出される。これによつて、ビツト線，
BLjの電位が変化し始める。上記ビツト線，
BLjの電位は、センスアンプイネーブル信号SE
の“Ｈ”レベル（時刻t2）によつて、いずれか一
方が“Ｈ”レベル、他方が“Ｌ”レベルとなる。
この時、ワード線WL１は“Ｈ”レベルであるの
で、メモリセルMC１のリフレツシユが行なわれ
る。
一方、通常の読み出し動作時は、上述したよう
にセンスアンプ１１によつてビツト線，BLj
が“Ｌ”あるいは“Ｈ”レベルに設定された状態
で、この行がカラムデコーダによつて選択される
と、MOSFETQ１，Ｑ２がオン状態となつてビ
ツト線，BLjの電位がデータ線，DLを介
して出力回路１２に供給される（時刻t3）。そし
て、時刻t4に上記出力回路１２によつて波形整形
された出力信号Voutが得られる。
にセンスアンプ１１によつてビツト線，BLj
が“Ｌ”あるいは“Ｈ”レベルに設定された状態
で、この行がカラムデコーダによつて選択される
と、MOSFETQ１，Ｑ２がオン状態となつてビ
ツト線，BLjの電位がデータ線，DLを介
して出力回路１２に供給される（時刻t3）。そし
て、時刻t4に上記出力回路１２によつて波形整形
された出力信号Voutが得られる。
上述したように、ダイナミツクRAMはリフレ
ツシユがあるため動作速度の高速化が困難であ
り、このリフレツシユはダイナミツクRAMのユ
ーザにそのタイミングを見つける等の負担を常に
与えている。
ツシユがあるため動作速度の高速化が困難であ
り、このリフレツシユはダイナミツクRAMのユ
ーザにそのタイミングを見つける等の負担を常に
与えている。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、リフレツシユ
による動作遅延を低減して高速化を図れるととも
に、ユーザから見るとリフレツシユのない半導体
記憶装置を提供することである。
もので、その目的とするところは、リフレツシユ
による動作遅延を低減して高速化を図れるととも
に、ユーザから見るとリフレツシユのない半導体
記憶装置を提供することである。
すなわち、この発明においては上記の目的を達
成するために、通常の読み出しや書き込みの１サ
イクルの中に時間並列的にリフレツシユを組み込
むようにしたもので、入力回路や出力回路による
動作遅延時間内にリフレツシユを行なうようにし
ている。
成するために、通常の読み出しや書き込みの１サ
イクルの中に時間並列的にリフレツシユを組み込
むようにしたもので、入力回路や出力回路による
動作遅延時間内にリフレツシユを行なうようにし
ている。
以下、この発明の一実施例について図面を参照
して説明する。第１図において、１３はメモリセ
ルアレイで、このメモリセルアレイ１３の各メモ
リセルは、ローデコーダ１４によつて列方向が選
択され、カラムデコーダ１５によつて行方向が選
択される。１６は上記メモリセルアレイ１３から
読み出した情報を増幅するためのセンスアンプ、
１７は入力信号Dinに基づいてローデコーダ１４
およびカラムデコーダ１５によつてメモリセルの
アドレスを設定するための入力回路、１８は上記
センスアンプ１６の出力を波形整列して出力信号
Voutを得るための出力回路、１９はメモリセル
をリフレツシユするためのリフレツシユ回路、
SW１，SW２は上記入力回路１７あるいはリフ
レツシユ回路１９の出力を上記ローデコーダ１４
に供給するためのスイツチで、このスイツチSW
１，SW２は制御回路２０によつてオン／オフ制
御される。
して説明する。第１図において、１３はメモリセ
ルアレイで、このメモリセルアレイ１３の各メモ
リセルは、ローデコーダ１４によつて列方向が選
択され、カラムデコーダ１５によつて行方向が選
択される。１６は上記メモリセルアレイ１３から
読み出した情報を増幅するためのセンスアンプ、
１７は入力信号Dinに基づいてローデコーダ１４
およびカラムデコーダ１５によつてメモリセルの
アドレスを設定するための入力回路、１８は上記
センスアンプ１６の出力を波形整列して出力信号
Voutを得るための出力回路、１９はメモリセル
をリフレツシユするためのリフレツシユ回路、
SW１，SW２は上記入力回路１７あるいはリフ
レツシユ回路１９の出力を上記ローデコーダ１４
に供給するためのスイツチで、このスイツチSW
１，SW２は制御回路２０によつてオン／オフ制
御される。
次に、上記のような構成において第２図のタイ
ミングチヤートを参照しつつ動作を説明する。時
刻t0においてアドレス信号Addが変化するかある
いはチツプイネーブル信号が入力されると動作の
１サイクルが開始される。この時、制御回路２０
の出力によりスイツチSW１がオン状態、SW２
がオフ状態となる。この状態では前記第４図の回
路と同じであり、第４図におけるメモリセルMC
１からの情報の読み出し時、メモリセルMC３を
リフレツシユするものとして以下の動作を説明す
る。時刻t1において、ワード線WL１がローデコ
ーダ１４の出力により選択されて“Ｈ”レベルと
なると、メモリセルMC１が選択され、ビツト線
BLjに記憶情報が読み出される。この時、ワード
線DWL１が“Ｈ”レベルとなり、ビツト線
にはダミーセルDC１からの基準となる信号が読
み出される。これによつて、ビツト線，BLj
の電位が変化し始める。上記ビツト線，BLj
の電位は、センスアンプイネーブル信号SEの
“Ｈ”レベル（時刻t2）によつて増幅され、いず
れか一方が“Ｈ”レベル、他方が“Ｌ”レベルと
なり、この電位がデータ線，DLに供給される
（時刻t3）。また、上記時刻t3にワード線WL１，
DWL１が“Ｌ”レベルとなる。上記データ線
DL，DLに供給された電位は、出力回路１８に入
力され、この出力回路１８によつて波形整形され
て所定時間経過した時刻t9に出力信号Doutが出
力される。上記時刻t3、t9間は出力回路１８によ
る遅延時間であり、この期間にメモリセルMC３
のリフレツシユを行なう。すなわち、時刻t5に制
御回路２０の出力によりスイツチSW１をオフ状
態、スイツチSW２をオン状態に設定するととも
に、リフレツシユ回路１９の出力によりワード線
WL３を選択する。これによつて、時刻t4におけ
るセンスアンプイネーブル信号SEの“Ｌ”レベ
ルによつてプリチヤージ状態に設定されたビツト
線，BLjの電位は、メモリセルMC３の記憶
情報に応じて変化し始める。また、時刻t5にはワ
ード線DWL２が“Ｈ”レベルとなりダミーセル
DC２が選択される。次に、時刻t6にセンスアン
プイネーブル信号SEが“Ｈ”レベルとなると、
上述したビツト線，BLjの電位変化が増幅さ
れていずれか一方が“Ｈ”レベル、他方が“Ｌ”
レベルとなる。これによつて、メモリセルMC３
の記憶情報がリフレツシユされる。そして、時刻
t7にワード線WL３，DWL２が“Ｌ”レベル、時
刻t8にセンスアンプイネーブル信号SEが“Ｌ”
レベルとなる。
ミングチヤートを参照しつつ動作を説明する。時
刻t0においてアドレス信号Addが変化するかある
いはチツプイネーブル信号が入力されると動作の
１サイクルが開始される。この時、制御回路２０
の出力によりスイツチSW１がオン状態、SW２
がオフ状態となる。この状態では前記第４図の回
路と同じであり、第４図におけるメモリセルMC
１からの情報の読み出し時、メモリセルMC３を
リフレツシユするものとして以下の動作を説明す
る。時刻t1において、ワード線WL１がローデコ
ーダ１４の出力により選択されて“Ｈ”レベルと
なると、メモリセルMC１が選択され、ビツト線
BLjに記憶情報が読み出される。この時、ワード
線DWL１が“Ｈ”レベルとなり、ビツト線
にはダミーセルDC１からの基準となる信号が読
み出される。これによつて、ビツト線，BLj
の電位が変化し始める。上記ビツト線，BLj
の電位は、センスアンプイネーブル信号SEの
“Ｈ”レベル（時刻t2）によつて増幅され、いず
れか一方が“Ｈ”レベル、他方が“Ｌ”レベルと
なり、この電位がデータ線，DLに供給される
（時刻t3）。また、上記時刻t3にワード線WL１，
DWL１が“Ｌ”レベルとなる。上記データ線
DL，DLに供給された電位は、出力回路１８に入
力され、この出力回路１８によつて波形整形され
て所定時間経過した時刻t9に出力信号Doutが出
力される。上記時刻t3、t9間は出力回路１８によ
る遅延時間であり、この期間にメモリセルMC３
のリフレツシユを行なう。すなわち、時刻t5に制
御回路２０の出力によりスイツチSW１をオフ状
態、スイツチSW２をオン状態に設定するととも
に、リフレツシユ回路１９の出力によりワード線
WL３を選択する。これによつて、時刻t4におけ
るセンスアンプイネーブル信号SEの“Ｌ”レベ
ルによつてプリチヤージ状態に設定されたビツト
線，BLjの電位は、メモリセルMC３の記憶
情報に応じて変化し始める。また、時刻t5にはワ
ード線DWL２が“Ｈ”レベルとなりダミーセル
DC２が選択される。次に、時刻t6にセンスアン
プイネーブル信号SEが“Ｈ”レベルとなると、
上述したビツト線，BLjの電位変化が増幅さ
れていずれか一方が“Ｈ”レベル、他方が“Ｌ”
レベルとなる。これによつて、メモリセルMC３
の記憶情報がリフレツシユされる。そして、時刻
t7にワード線WL３，DWL２が“Ｌ”レベル、時
刻t8にセンスアンプイネーブル信号SEが“Ｌ”
レベルとなる。
従つて、メモリセルMC１のアクセス動作と時
間並列的にメモリセルMC３のリフレツシユを実
行できる。
間並列的にメモリセルMC３のリフレツシユを実
行できる。
上述した１サイクルの動作終了後、制御回路２
０の出力によつてスイツチSW１をオン状態、
SW２をオフ状態に設定することにより、次のサ
イクルに入る。
０の出力によつてスイツチSW１をオン状態、
SW２をオフ状態に設定することにより、次のサ
イクルに入る。
ところで、上記のような操作が必要なのは、リ
フレツシユしようとしたメモリセルとビツト線を
共用しているメモリセルをアクセスしようとした
場合だけであり、リフレツシユはメモリセルのア
クセス時間に対してかなり長い間に１回行なえば
良いので、これ以外の場合には従来と同様な動作
が行なわれる。すなわち、メモリセルをリフレツ
シユしようとした時、このメモリセルが接続され
たビツト線上のメモリセルがアクセスされていな
ければ、単にリフレツシユだけを行なえば良い。
また、リフレツシユは、メモリセルアレイの内部
で順番に行なえば良く、必ずしも外部からアドレ
スを指定する必要はないので、上記リフレツシユ
回路１９にカウンタを設けてメモリセルアレイ１
３の各メモリセルを順次リフレツシユすれば良
い。上記リフレツシユは、外部に情報を出力する
必要がなく、アドレスの取り込みにも時間を消費
しないので高速である。
フレツシユしようとしたメモリセルとビツト線を
共用しているメモリセルをアクセスしようとした
場合だけであり、リフレツシユはメモリセルのア
クセス時間に対してかなり長い間に１回行なえば
良いので、これ以外の場合には従来と同様な動作
が行なわれる。すなわち、メモリセルをリフレツ
シユしようとした時、このメモリセルが接続され
たビツト線上のメモリセルがアクセスされていな
ければ、単にリフレツシユだけを行なえば良い。
また、リフレツシユは、メモリセルアレイの内部
で順番に行なえば良く、必ずしも外部からアドレ
スを指定する必要はないので、上記リフレツシユ
回路１９にカウンタを設けてメモリセルアレイ１
３の各メモリセルを順次リフレツシユすれば良
い。上記リフレツシユは、外部に情報を出力する
必要がなく、アドレスの取り込みにも時間を消費
しないので高速である。
このような構成によれば、リフレツシユを、読
み出しあるいは書き込みサイクル中に時間並列的
に行なうようにしたので、このダイナミツク
RAMを使用するユーザはリフレツシユのタイミ
ング等を全く気にする必要がなく、外部から見る
とスタテイツクRAMに見える。その上、従来の
ダイナミツクRAMとほぼ同様なメモリセル面積
で構成できるので、同一面積では通常のスタテイ
ツクRAMの４倍の容量のものが実現できる。
み出しあるいは書き込みサイクル中に時間並列的
に行なうようにしたので、このダイナミツク
RAMを使用するユーザはリフレツシユのタイミ
ング等を全く気にする必要がなく、外部から見る
とスタテイツクRAMに見える。その上、従来の
ダイナミツクRAMとほぼ同様なメモリセル面積
で構成できるので、同一面積では通常のスタテイ
ツクRAMの４倍の容量のものが実現できる。
なお、上記実施例では、リフレツシユ動作を通
常動作の後に行なうようにしたが、入力回路１７
による遅延時間を利用して通常動作の前に行なつ
ても良い。すなわち、リフレツシユ動作を始めた
時点でアドレスが変化して通常動作を行なわなけ
ればならない場合には、通常動作の前にリフレツ
シユが入ることになる。また、ビツト線，
BLjの寄生容量CB，CBが大きいと、ビツト線
BLj，BLjにメモリセルの情報が読み出されるま
でに時間がかかる（いわゆるビツト線遅延が大き
い）ためリフレツシユが遅くなる。このようにビ
ツト線遅延が大きいと通常動作のアクセル時間内
にリフレツシユが終了せず、メモリアクセスに悪
影響が出るため、ビツト線容量CBを小さくする
ように、第３図に示す如くビツト線を複数に分割
設定しても良い。第３図において、ビツト線は縦
方向に形成されており、複数のメモリセルブロツ
クＭ／Ｂによつて分割設定されている。Ｒ／Ｄは
ローデコーダ、CSAはカラムセンスアンプ、２
１はアドレスバツフアであり、リフレツシユコン
トローラ２２によつて次のリフレツシユのアドレ
スとタイミングとが決定される。
常動作の後に行なうようにしたが、入力回路１７
による遅延時間を利用して通常動作の前に行なつ
ても良い。すなわち、リフレツシユ動作を始めた
時点でアドレスが変化して通常動作を行なわなけ
ればならない場合には、通常動作の前にリフレツ
シユが入ることになる。また、ビツト線，
BLjの寄生容量CB，CBが大きいと、ビツト線
BLj，BLjにメモリセルの情報が読み出されるま
でに時間がかかる（いわゆるビツト線遅延が大き
い）ためリフレツシユが遅くなる。このようにビ
ツト線遅延が大きいと通常動作のアクセル時間内
にリフレツシユが終了せず、メモリアクセスに悪
影響が出るため、ビツト線容量CBを小さくする
ように、第３図に示す如くビツト線を複数に分割
設定しても良い。第３図において、ビツト線は縦
方向に形成されており、複数のメモリセルブロツ
クＭ／Ｂによつて分割設定されている。Ｒ／Ｄは
ローデコーダ、CSAはカラムセンスアンプ、２
１はアドレスバツフアであり、リフレツシユコン
トローラ２２によつて次のリフレツシユのアドレ
スとタイミングとが決定される。
上記のような構成において、ビツト線をｎ等分
すればビツト線容量CBは１／ｎとなり、リフレ
ツシユ動作はほぼｎ倍に高速化される。また、ビ
ツト線容量CBの充放電電荷はCB・VDD（VDDは電
流電圧）であるので、これも１／ｎとなり、従つ
てリフレツシユ電流も１／ｎとなる。
すればビツト線容量CBは１／ｎとなり、リフレ
ツシユ動作はほぼｎ倍に高速化される。また、ビ
ツト線容量CBの充放電電荷はCB・VDD（VDDは電
流電圧）であるので、これも１／ｎとなり、従つ
てリフレツシユ電流も１／ｎとなる。
以上説明したようにこの発明によれば、リフレ
ツシユによる動作遅延を低減して高速化を図れる
とともに、ユーザから見るとリフレツシユのない
半導体記憶装置が得られる。
ツシユによる動作遅延を低減して高速化を図れる
とともに、ユーザから見るとリフレツシユのない
半導体記憶装置が得られる。
第１図はこの発明の一実施例に係る半導体記憶
装置を説明するためのブロツク図、第２図は上記
第１図の回路の動作を説明するためのタイミング
チヤート、第３図はこの発明の他の実施例を説明
するための図、第４図は従来の半導体記憶装置を
説明するための回路図、第５図はリフレツシユ動
作を説明するための図、第６図は上記第４図の回
路の動作を説明するためのタイミングチヤートで
ある。 １３……メモリセルアレイ、１４……ローデコ
ーダ、１５……カラムデコーダ、１６……センス
アンプ、１７……入力回路、１８……出力回路、
１９……リフレツシユ回路、２０……制御回路、
SW１，SW２……スイツチ、，BLj……ビツ
ト線。
装置を説明するためのブロツク図、第２図は上記
第１図の回路の動作を説明するためのタイミング
チヤート、第３図はこの発明の他の実施例を説明
するための図、第４図は従来の半導体記憶装置を
説明するための回路図、第５図はリフレツシユ動
作を説明するための図、第６図は上記第４図の回
路の動作を説明するためのタイミングチヤートで
ある。 １３……メモリセルアレイ、１４……ローデコ
ーダ、１５……カラムデコーダ、１６……センス
アンプ、１７……入力回路、１８……出力回路、
１９……リフレツシユ回路、２０……制御回路、
SW１，SW２……スイツチ、，BLj……ビツ
ト線。
Claims (1)
- 【特許請求の範囲】 １ メモリセルアレイと、このメモリセルアレイ
の所定のアドレスを設定するローデコーダおよび
カラムデコーダと、上記メモリセルアレイからビ
ツト線を介して読み出される情報を増幅するセン
スアンプと、上記ローデコーダおよびカラムデコ
ーダにアドレス設定用の入力信号を供給する入力
回路と、上記ローデコーダにリフレツシユ信号を
供給して上記メモリセルアレイのメモリセルを順
次リフレツシユするリフレツシユ回路と、上記入
力回路およびリフレツシユ回路の出力を選択的に
上記ローデコーダに供給するスイツチング手段
と、このスイツチング手段を制御する制御手段
と、上記センスアンプの出力を波形整形する出力
回路とを具備し、上記メモリセルアレイのメモリ
セルからのデータの読み出しあるいは書き込みサ
イクル中における出力回路または入力回路の動作
遅延時間内に、上記スイツチング手段によつてリ
フレツシユ回路の出力を選択することにより、デ
ータの読み出しあるいは書き込みサイクルの少な
くとも一部とオーバーラツプしてリフレツシユを
行なうように構成したことを特徴とする半導体記
憶装置。 ２ 前記ビツト線が複数に分割設定されることを
特徴とする特許請求の範囲第１項記載の半導体記
憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111894A JPS615495A (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
| KR1019850003561A KR850008023A (ko) | 1984-05-31 | 1985-05-23 | 반도체 기억장치 |
| US06/739,171 US4677592A (en) | 1984-05-31 | 1985-05-30 | Dynamic RAM |
| EP85106731A EP0166974B1 (en) | 1984-05-31 | 1985-05-31 | Dynamic ram |
| DE8585106731T DE3584694D1 (de) | 1984-05-31 | 1985-05-31 | Dynamischer direktzugriffspeicher. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111894A JPS615495A (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615495A JPS615495A (ja) | 1986-01-11 |
| JPH041954B2 true JPH041954B2 (ja) | 1992-01-14 |
Family
ID=14572801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111894A Granted JPS615495A (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4677592A (ja) |
| EP (1) | EP0166974B1 (ja) |
| JP (1) | JPS615495A (ja) |
| KR (1) | KR850008023A (ja) |
| DE (1) | DE3584694D1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0736269B2 (ja) * | 1985-08-30 | 1995-04-19 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS62188096A (ja) * | 1986-02-13 | 1987-08-17 | Toshiba Corp | 半導体記憶装置のリフレツシユ動作タイミング制御回路 |
| JPS62188095A (ja) * | 1986-02-14 | 1987-08-17 | Toshiba Corp | 半導体記憶装置の制御回路 |
| JPS62231495A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
| JPS6356732A (ja) * | 1986-08-27 | 1988-03-11 | Nec Corp | マイクロコンピユ−タシステム |
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| JPH07107793B2 (ja) * | 1987-11-10 | 1995-11-15 | 株式会社東芝 | 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム |
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| JP3244340B2 (ja) * | 1993-05-24 | 2002-01-07 | 三菱電機株式会社 | 同期型半導体記憶装置 |
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| KR0180781B1 (ko) * | 1995-12-29 | 1999-04-15 | 김주용 | 비트라인 센스 앰프 구동 회로 |
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| JP3376998B2 (ja) * | 2000-03-08 | 2003-02-17 | 日本電気株式会社 | 半導体記憶装置 |
| JP3957469B2 (ja) | 2000-04-11 | 2007-08-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| JP3540243B2 (ja) | 2000-04-24 | 2004-07-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
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| US6504766B1 (en) | 2001-06-29 | 2003-01-07 | International Business Machines Corporation | System and method for early write to memory by injecting small voltage signal |
| US6400629B1 (en) | 2001-06-29 | 2002-06-04 | International Business Machines Corporation | System and method for early write to memory by holding bitline at fixed potential |
| JP4262912B2 (ja) | 2001-10-16 | 2009-05-13 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| US6473349B1 (en) | 2001-11-29 | 2002-10-29 | Motorola, Inc. | Cascode sense AMP and column select circuit and method of operation |
| JP4249412B2 (ja) | 2001-12-27 | 2009-04-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| US10424358B2 (en) | 2017-06-12 | 2019-09-24 | Sandisk Technologies Llc | Bias control circuit with distributed architecture for memory cells |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4079462A (en) * | 1976-05-07 | 1978-03-14 | Intel Corporation | Refreshing apparatus for MOS dynamic RAMs |
| US4333167A (en) * | 1979-10-05 | 1982-06-01 | Texas Instruments Incorporated | Dynamic memory with on-chip refresh invisible to CPU |
| US4330852A (en) * | 1979-11-23 | 1982-05-18 | Texas Instruments Incorporated | Semiconductor read/write memory array having serial access |
| JPS5677986A (en) * | 1979-11-29 | 1981-06-26 | Canon Inc | Dynamic memory refresh system |
| JPS58155596A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
| JPS60113393A (ja) * | 1983-11-24 | 1985-06-19 | Hitachi Ltd | リフレッシュ制御回路 |
-
1984
- 1984-05-31 JP JP59111894A patent/JPS615495A/ja active Granted
-
1985
- 1985-05-23 KR KR1019850003561A patent/KR850008023A/ko not_active Ceased
- 1985-05-30 US US06/739,171 patent/US4677592A/en not_active Expired - Lifetime
- 1985-05-31 DE DE8585106731T patent/DE3584694D1/de not_active Expired - Lifetime
- 1985-05-31 EP EP85106731A patent/EP0166974B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR850008023A (ko) | 1985-12-11 |
| EP0166974B1 (en) | 1991-11-21 |
| US4677592A (en) | 1987-06-30 |
| EP0166974A2 (en) | 1986-01-08 |
| EP0166974A3 (en) | 1989-04-26 |
| DE3584694D1 (de) | 1992-01-02 |
| JPS615495A (ja) | 1986-01-11 |
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