JPH01307097A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁ゲート型電界効果型トランジスタ（以下、
ＩＧＦＥＴという）を主な構成要素とする半導体記憶装
置に関し、特に、電気的に書き込み、消去可能な半導体
記憶装置（以下、ＥＥＦＲＯＭという）に関する。

〔従来の技術〕

第６図に１６Ｋｂｉｔ　　ＥＥＰＲＯＭの一部ブロック
図を示す。このＥＥＦＲＯＭには、書き込みモード、読
み出しモード、スタンバイモード等があるが、書き込み
および読み出しのモードにつぃ　　゛て説明する。第６
図において、ＭＳＳはメモリーセルを示す。ＭＳＳはフ
ローティングゲートを有し、情報を記憶する記憶用セル
Ｍ　ＨＨ１と、記憶用セルＭ　Ｍ　Ｉ　１を選択する選
択用セルＭ　＠　１１と、電界効果型トランジスタＱｃ
ｍとから構成される。メモリーセルＭＳＳがＸ方向とＸ
方向にマトリクス状に配置され、メモリーセルブロック
Ｍｃが構成される。実際の製品では、１６個のメモリー
セルブロックＭｃより成るユニットＭｘが８個並列に存
在するが、ここでは１個のユニットＭｘだけを示した。

コントロール信号制御回路Ｃは、外部端子匣、■、■に
入力された信号によりモード設定を行い、各信号を発生
させる回路である。通常、ＥＥＦＲＯＭの書き込みモー
ドは、書き込みデータを入力するＬＯＡＤ期間と、選択
されたバイトを一括して消去する消去期間と、書き込む
べきビットにデータを書き込む書き込み期間に分割され
る。

ＥＲは消去期間のみ、畦は書き込み期間のみ、ＲＥＡＤ
は読み出しモード時のみ、ＬＯＡＤはＬＯＡ口期開期間
、“Ｈ″信号なる信号、ＬＯＡＤ　＋　ＷＲはＬＯＡＤ
期間と書き込み期間のみ“Ｈ”になる信号、ＲＥＡＤ　
＋　ＬＯＡＤは読み出しモード時とＬＯＡＤ期間のみ“
Ｌ”になる信号、ＷＲ＋ＥＲは書き込み期間と消去期間
のみ“Ｌ゛になる信号である。

タイマー回路Ｔは書き込みモードをＬＯＡＤ期間、消去
期間、書き込み期間に分割し、各期間の長さを制御する
回路である。昇圧回路ＣＰは書き込み期間と消去期間に
出力ｐｐに書き込み・消去電圧Ｖ□を発生するチャージ
ポンプ回路（以下、ＶｐｐＰＰ発生用チャージデフ１回
路う）を内蔵し、読み出しモード時とＬｏａｏｐ、１間
は、出力ｐｐに電源電圧■。、を出力するように制御さ
れる回路である。Ａｄ、−・・−・−・−・Ａｄ、ｌ　
はアドレスバッファ回路の出力、Ｄ□−−−−−−−・
−Ｄｅｌはデータ入カバソファ回路の出力である。

Ｘａｓｅ　（１）・−−−−−−・−Ｘａｓｅ　（１２
Ｂ）はＸデコーダ回路で、アドレスにより選択されたも
のは出力のワード線に読み出しモード時、ＬＯＡＤ期間
はＶｃｃが、消去期間と書き込み期間はＶｐｐが印加さ
れる。また、非選択のＸデコーダ回路は出力のワード線
にＯが出力される。Ｙｄｅｃ　（１）・−・−’−Ｙ　
ａ　−Ｑ６１はＸデコーダ回路で出力のゲート線に印加
される電圧は、Ｘデコーダ回路の場合と同様である。そ
れぞれのＸデコーダ回路は高電圧供給端ＰＰＸを有し、
高電圧スイッチ回路が具備されている。また、それぞれ
のＸデコーダ回路は高電圧供給端ＰＰＹを有し、高電圧
スイッチ回路が具備されている。Ｘデコーダ回路の回路
構成は、Ｘデコーダ回路の回路構成と同一である。書き
込み信号発生回路Ｅは書き込みデータＤ□が“Ｈ”のと
き、出力ＷＯに、ＬＯ＾Ｄ期間はＶｃｃを、書き込み期
間はＶｐｐを発生させ、書き込みデータＤ１がＬ”のと
きと、読み出しモード時と消去期間は、出力ｗＴにＯＶ
を発生させるように制御される回路である。コントロー
ルゲート電圧制御回路Ｆは出力ＣＧに、読み出しモード
時はメモリーセルＭＳＳの読み出し電圧Ｖ＋＋（以下、
１ｖに設定するとして説明する）が、ＬＯＡＤ期間中は
（Ｖｃｃ　　ＶｔＮ）が、消去期間中はＶｐｐが、書き
込み期間中はＯＶが出力されるように制御される回路で
ある。Ｖ、ｌは書き込まれた記憶用セルＭ、４．のしき
い値（以下、ｖｙｘ（ｗ）という）と消去された記憶用
セルＭ、４．のしきい値（以下、Ｖｔ、４（Ｅ）という
）の中間付近に設定される。Ｑｌ、はデータ入力用のＮ
チャンネル型エンハンスメン目ＧＦＥＴ（以下、ＮＥ−
ＩＧＦＥＴという）でゲートに書き込み信号発生回路Ｅ
の出力ＷＯが接続される。

その結果、Ｄｏが“Ｈ”で記憶用セルＭＭＩＩにデータ
を書き込む時、Ｑｌｌが導通し、節点ＳＣにＬ〇八り期
間中は、（Ｖ　ｃｃ　　Ｖ　ｔＨ）が、書き込み期間中
は（Ｖ　ＰＰ　　Ｖ　ｔｓ）が印加され、Ｄ□が“Ｌ”
で、記憶用セルＭＭ□にデータを書き込まない時は、Ｑ
ｌｌが非導通になり、節点ＳＣはフローティングとなる
。消去期間中は選択用セルＭ　３１１　と記憶用セルＭ
　１４１１が導通するので節点ＳＣはＯＶになる。ＶＴ
ＲはＱＤｌのしきい値で、以下、ＮＥ−ＩＧＦＥＴのし
きい値はすべてｖｙＮとして説明する。ソース電圧制御
回路Ｇは出力が、メモリーセルＭＳＳの共通ソース端Ｓ
Ｓに接続され、ソース端ＳＳを書き込み期間中はフロー
ティングとし、読み出しモード時と、ＬＯＡＤ期間と消
去期間はＯＶに設定する回路である。ＱＦ、はバイトの
Ｙアドレスを設定するＮＥ−ＩＧＦＥＴ、　Ｑ　Ｅ　＋
はメモリーセルＭＳＳのＹアドレスを設定するＩＪＨ−
ＩＧＦＥＴ、　ＱｃｍはバイトのＸアドレスを設定する
ＮＥ−ＩＧＦＥＴで各バイトに１個存在する。ＳＡはセ
ンスアンプ回路で読み出しモード時にアクティブになり
、選択されたメモリーセルＭＳＳの記憶用セルＭ□１が
書き込まれていた場合（しきい値がＶｔＮ　（ｗ））　
、記憶用セルＭ　Ｈ１１が導通し、電流が流れ、節点Ｓ
Ｃの電圧がバイアス電圧（以下、１ｖにバイアスされて
いるとして説明する）から微小電圧ΔＶＳＣ下がり、こ
の電圧変化が増幅され、Ｓ百に“Ｈ”が出力される。一
方、選択されたメモリーセルＭＳＳの記憶用セルＭ、、
、が消去状態のままの場合（しきい値がＶｔｘ　（Ｅ）
　）　、記憶用セルＭ１４．．が非導通になり、節点Ｓ
Ｃの電圧がバイアス電圧から微小電圧ΔＶｉｌｅ上がり
、この電圧変化が増幅され、Ｓ百に“Ｌ”が出力される
。第７図は各信号１．各節点に、読み出しモード時と書
き込みモード時に印加される電圧を示したものである。

節点ＳＣの上段に示した値はＤ＋＋ｔ１に“Ｈ”が入力
された場合を、下段に示した値はＤｌに“Ｌ”が入力さ
れた場合を示したものである。Ｑ（ｌはＰチャンネル型
エンハンスメント型ＩＧＦＥＴ　　（以下、ＰＥ−ＩＧ
ＦＥＴという）、Ｑ　ｃｔ　ｓ　　Ｑ　、１１１１１”
’−１ｌ−Ｑｒ、１．　Ｑｃ：ＩはＮｌｌ！−ＩＧＦＥ
Ｔ、Ｑｃ４はＮチャンネル型デイプレッション型ＩＧＰ
ＥＴ　　（以下、ＮＯ−ＩＧＦＥＴといい、しきい値を
一２■として説明する）、ＣＰＩ・−・−・−’ＣＰｎ
は静電容量、ＺＤｌ　は節点Ｐの電圧をクランプするク
ランプ源として動作するツェナーダイオード、ＷＲ＋　
ＥＲは書き込み期間と消去期間は６Ｌ”になり、読み出
しモード時とＬＯＡＤ期間は“Ｈ”になる信号、φは書
き込み期間と消去期間はクロックパルスが印加され、読
み出しモード時とＬＯＡＤ期間は“Ｈ”または“Ｌ”に
固定される信号線である。■はφの反転信号である。

Ｑ□とＣＰ　ｌ、−・−・−１Ｑ７とＣ１はｎ段のチャ
ージポンプ回路を構成し、これらとＱｃいＱｃ２、Ｑｃ
３、ツェナーダイオードＺＤ、により前述したＶｐｐＰ
Ｐ発生用チャージデフ１回路成される。ツェナーダイオ
ードＺＤ、の電圧−電流特性は第９図のＤｌで表わされ
る。ＶＦはツェナーダイオードＺＤ、のしきい値を示し
たものである。第８図に示す昇圧回路ｃｐの各モードの
動作と出力ＰＰに出力される電圧について、第８図と第
９図を用いて説明する。

（１）消去期間と書き込み期間 ＷＲ＋　ＥＲが６Ｌ”になり、ｖｒｐ発生用チャージポ
ンプ回路はアクティブになる。また、φ、■にもクロッ
クパルスが印加される。従って、クロックの半サイクル
ごとにｎ段のチャージポンプ回路の各節点に前段から電
荷が次々と供給され、各節点の電圧と節点Ｐ、出力ｐｐ
の電圧は上昇する。更に、点Ｐの電圧が上昇し、ツェナ
ーダイオードＺＤ、の逆方向降伏電圧ＢＶ、に達すると
、第９図のり、に示すように、ツェナーダイオードＺＤ
、が導通し、節点Ｐから接地方向に向かって電流が流れ
る。従って、この時、節点Ｐの電圧はＶｐｐＰＰ発生用
チャージデフ１回路流供給能力１ｒ　　（通常数１０μ
Ａ）と、ツェナーダイオードＺＤ、の電圧−電流特性の
交点（第９図の点Ｊ）で平衡することとなる。本例の場
合、節点Ｐの電圧は■。

で平衡することとなる。従って、出力ＰＰの電圧はＱｃ
４により約２ｖに充電された状態から上昇し、（ＶＰ　
　Ｖｙｎ）で平衡することとなる（Ｖｐｐ＝ＶＰ　　Ｖ
ｔＮ）。この時、Ｑｃ４は、ゲートとソース間に−Ｖｃ
ｃの電圧が印加されているため、出力ＰＰから電源ｃｃ
に電流が流れることはない。

（２ルＯＡＤ期間と読み出しモード時 ■Ｔ■が”　Ｈ”になり、ＶｐｐＰＰ発生用チャージデ
フ１回路アクティブになり、φ、■は“Ｈ”またはＬ″
に固定される。従って、ＩＰ＝Ｏになり、出力ＰＰの電
圧はＱｃ４により■。、まで充電されることになる（■
ＦＦ＝Ｖｃｃ）。

ＥＥＰＲＯＭに用いられるＸデコーダ回路を第１Ｏ図に
示す。Ａｄ、−・・−・−・−・Ａｄ、　、は、アドレ
スバッファ回路の出力、ＮＡＮＤ　１はＮＡＮＤ回路、
■１はインバータを示す。ＱＡｌはＮチャンネル型で基
板のしきい値をもつＩＧＦＥＴである（以下、ＥＯ−Ｉ
ＧＦＥＴという）。しきい値は約０．２　Ｖ、　ソース
と基板に一５■のバンクゲートバイアスが印加された時
、しきい値が約０．５ｖになる。

ＸＰＩＪ□は高電圧スイッチ回路、ＰＰＸは高電圧供給
端で昇圧回路ｃｐの出力ｐｐが接続される。

第１１図は高電圧スイッチ回路の例を示したものである
。ＱＡＺとＱＡ４はＰＲ−ＩＧＦＥＴ、　ＱＡ３はＮＥ
−ＩＧＦＥＴである。以下、Ｘデコーダ回路Ｘａ、ｃｔ
ｔｌの動作について説明する。

ｆｌ）消去期間と書き込み期間 前述したように昇圧回路ＣＰが動作し、節点ＰＰＸの電
圧はＶｐｐになる。アドレス入力により、図示したＸデ
コーダ回路Ｘｄｅｃ　（１）が選択された場合、節点Ｘ
＾にＯＶ、節点ＸＢに５■が印加され、節点ＸＣはまず
ＱＡＩを通して約４．５■に充電される。この状態では
ＱＡ、はカットオフ状態になっているため、節点ＸＣが
ら節点χＢに電流が流れない。ＱＡＩ、ＱＡ３から構成
されるインバータはＰＰＸにＶｐｐが印加された時、節
点ＸＣに２■以上の電圧が印加されると、出力が反転す
るように設計されているため、節点ＸＤの電圧は０■に
なり、ＱＡ４が導通し、ワード線Ｘ、にはＶｐｐが出力
される。

一方、Ｘデコーダ回路Ｘ、、Ｃ（１）が非選択の場合、
節点χ八に５■が印加され、ＱＡ４のゲート幅／ゲート
長がＱＡｌのゲート幅／ゲート長、インバータ■１を構
成するＮＢ−ＩＣＥＦＴのゲート幅／ゲート長に比べて
十分小さくなるように設計されているため、節点ＸＢ、
　ＸＣがｏＶになり、ＱＡ２が導通し、節点ＸＤにはＶ
ｐｐが印加され、ＱＡ４が非導通になり、ワード線Ｘ、
には０■が出力され、節点ＰＰＸから電源または接地に
電流がもれることはない。

（２）ＬＯＡＤ期間と読み出しモード時前述したように
昇圧回路ｃｐが動作し、節点ＰＰＸの電圧はＶｃｃにな
る。アドレス入力によりＸデコーダ回路Ｘａａｃ　（１
）が選択された場合、前記１で述べたのと同様な動作に
より、節点ＸＣはまず、ＱＡｌを通して約４．５■に充
電される。この時、ＱＡ２、ＱＡ３から構成されるイン
バータが反転し、節点ＸＤにＯＶが印加され、ＱＡ４が
導通し、ＱＡ４を通してワード線Ｘ１は約４．５ｖから
Ｖｃｃまで充電される。

一方、図示したＸデコーダ回路Ｘａｔａｃ　（１）が非
選択の場合、前記ｌで述べたのと同様な動作により、節
点ＸＣがＯＶになり、ＱＡ２が導通し、節点ＸＤにはＶ
ｃｃが印加され、ＱＡ４が非導通になり、ワードｖＡＸ
ｌにはＯｖが出力される。

以上述べたように、昇圧回路ｃｐを用いた場合、選択さ
れたワード線Ｘ。（ｎ＝１．２−一・・−・・１２８）
には、ＬＯＡＤ期間と読み出しモード時はＶｃｃが印加
され、消去期間と書き込み期間はＶｐｐが印加される。

また、非選択のワード線Ｘｎには、読み出しモード時と
書き込みモード時のすべての期間、Ｏｖが印加される。

第６図に示したように、ＥＥＦＲＯＭのメモリーセルＭ
ＳＳは選択用セルＭ、１．と、記憶用セルＭＤ１１を直
列に接続して構成される。従って、書き込まれた記憶用
セルを含むメモリーセルＭＳＳが選択された場合、メモ
リーセルＭＳＳに流れる電流１６ｎは、選択用セルＭ、
１．の等価抵抗と、メモリーセルＭ　＞４１１の等価抵
抗の両方に制限されることになる。選択用セルＭ　３１
１の等価抵抗の値は主に、選択用セルＭ、、、のゲート
幅／ゲート長と、ゲート酸化膜厚と、選択された時のワ
ード線Ｘ７の電圧により決定される。しかし、選択用セ
ルＭ３．１のドレインには、書き込みモード時に（Ｖ　
ＰＰ　　Ｖ　ｔｓ）が印加されるので、読み出しスピー
ドの高速化のために、つまり、等価抵抗値を低くするた
めにゲート酸化膜を薄くしたり、ゲート長を短くするこ
とは耐圧の面から制限がある。

また、選択されたワード線Ｘｎの電圧はＶｃｃが印加さ
れるが、ＶｃｃＯ値は代わることがないので結局、大容
量化に伴い、ゲート幅が短くなに従い、選択用セルＭｓ
、、の等価抵抗は次第に高抵抗になる。一方、記憶用セ
ルＭ　Ｄ　Ｉ　１の等価抵抗は主に記憶用セルＭＭ、　
、のゲート幅／ゲート長と、書き込まれた時のしきい値
ＶｔＭ（Ｗ）（書き込みの深さを表す）と、読み出し電
圧■、により決定される。しかし、記憶用セルＭイ１．
においては、大容量化され、記憶用セルＭＮ。のゲート
幅が短くなってもしきい値Ｖｔｗ（Ｗ）が大きくなる記
憶用セルを開発したり、読み出し電圧を従来よりも高く
設定する（例えば、ＩＶを１．５■に設定する）等のプ
ロセス、回路の工夫により、記憶用セルＭ　Ｍ　Ｉ　Ｉ
のゲート幅が短くなり、記憶用セルＭ８．．の等価抵抗
が高くなるのをうめあわせ、従来以上に低抵抗にするこ
とが可能である。従って、昇圧回路ＣＰを用いたＥＥＦ
ＲＯＭは、読み出しモード時、選択されたワード線Ｘ７
にＶｃｃが印加されるので、大容量化するに従い、メモ
リーセルＭ３．に流れる電流は、本来記憶用セルＭＭ□
の等価抵抗により制限されるべきものが、選択用セルＭ
５．の等価抵抗により制限されるようになり、また、一
般に流れる電流が少なくなっていくので、大容量で高速
度が要求されるＥＥＰＲＯＭに適さない。また、ＥＥＦ
ＲＯＭでは、読み出し電圧■えがＱ、ＩＩを通して記憶
用セルＭＭ、のゲートＳＦに印加されているため、低電
源電圧化が進んだ場合（■。ｃ＝３Ｖ）、読み出しモー
ド時、コントロールゲート電圧制御回路Ｆで設定された
読み出し電圧ｖＩＩがＱＧ□のしきい値と電源電圧に制
限され、完全に記憶用セルＭ。、のゲ　　゛−トＳＰに
伝達されなくなるので、節点ＳＦの電圧がしきい値Ｖイ
（Ｗ）とＶＴＭ（Ｅ）の中間付近に設計値通りに設定さ
れなくなり、センスアンプ回路が誤動作を起こす可能性
がある。

このため、低電源電圧が要求されるＥＥＦＲＯＭに適さ
ない。

〔発明が解決しようとする課題〕

以上述べたように、従来の昇圧回路ｃｐを用いたＥＥＦ
ＲＯＭは、読み出しモード時、選択されたワード線Ｘ７
にｖｅｅが印加されるので、以下の問題点がある。

（１１大容量化に伴い、メモリーセルを構成するＩＧＦ
ＥＴのゲート幅が短くなるにつれて、選択用セルが高抵
抗化するので、高速化（すなわち、メモリーセルＭＳＳ
に流れる電流を多くする）、および読み出し電圧に対す
るマージン確保のため、書き込まれた記憶用セルＭ　Ｈ
１１のしきい値が大きく負にシフトする記憶用セルＭ０
１を開発しても、結局、メモリーセルＭＳＳに流れる電
流は選択用セルＭ３８．の等価抵抗により制限されるこ
とになり、メモリーセルＭＳＳに流れる電流を従来より
も多くすることができない。このため、大容量で高速度
が要求されるＥＨＦＲＯＭに適さない。

（２）低電源電圧化するに従い、選択用セルＭ、１゜の
等価抵抗が高くなるので、メモリーセルＭＳＳに流れる
電流が少なくなる。また、記憶用セルＭ、、、のゲート
に印加される電圧が、電源電圧により制限をうけるよう
になり、設定した読み出し電圧が記憶用セルＭＭ□のゲ
ートに完全に伝わらなくなる。従って、センスアンプ回
路がマージンをもって正常に動作しなくなるので、低電
源電圧化が要求されるＥＥＦＲＯＭに適さない。

〔課題を解決するための手段〕

本発明は上記した問題点を解決するために以下の構成を
有する。即ち、本発明の不揮発性半導体記憶装置は、書
き込みモード時に動作し、出力に書き込み・消去電圧■
、を発生し、出力の最大平衡電圧が第１のクランプ手段
により設定される第１の昇圧回路と、少なくとも読み出
しモード時に動作し、出力に電源電圧Ｖｃｃ以上の電圧
■、を発生し、出力の最大平衡電圧が第２のクランプ手
段により設定される第２の昇圧回路と、高電圧供給端を
有し、選択されたワード線に書き込みモード時は前記書
き込み・消去電圧Ｖｐｐを、読み出しモード時は前記電
源電圧Ｖｃｃ以上の電圧■Ｋを供給する高電圧スイッチ
回路を具備するＸデコーダ回路とを有し、前記第１の昇
圧回路の出力端と、前記第２の昇圧回路の出力端が共通
に接続され、前記高電圧供給端に接続してなることによ
り構成される。

以上述べたように、本発明の第１および第２の昇圧回路
を用いたＥＥＦＲＯＭは、選択されたワード線に■、ｃ
以上の電圧ｖＫが印加される。

また、電圧■、の値はチップ内部のクランプ回路により
設定され、電源電圧Ｖｃｃの値に対して代わることがな
いので、選択用セルの等価抵抗を低くすることができる
。

従って、以下の効果が期待できる。

（１）大容量化され、選択用セルのゲート幅が短くなっ
てもメモリーセルに流れる電流を多くすることができる
ので、大容量、高速度が要求されるＥＥＦＲＯＭに適す
る。

（２１８ＥＦＲＯＭが低電圧電源化されても、選択用セ
ルのゲートに読み出し電圧■□が確実に印加されるので
、センスアンプ回路がマージンをもって正常に動作し、
低電圧電源化が要求されるＢＨＦＲＯＭに適する。

〔実施例〕

第１図に本発明の不揮発性半導体記憶装置に使用される
昇圧回路ｃｐの第１の実施例を示す。従来の昇圧回路ｃ
ｐと比較して分かるように、ＬＯＡＤ期間と読み出しモ
ード時に出力ＰＰをＶｃｃに充電する働きを持つＱｃ４
の替わりに、常に動作するチャージポンプ回路ＣＰ、を
備えたものである。

第１図と第２図（１部第９図と共通する）を用いて本発
明の第１の実施例を説明する。

第１図は第８図と共通する部分があるので、同一の箇所
は同一の符号をつけ、重複する説明を省略する。ここで
、ＱｏｌはＰＤ−ＩＧＦＥＴ。

ＱＤ２％　ＱＱＩ’−−−−−”’ＱＱｎ％　ＱＤ３は
ＮＥ−ＩＧＦＥＴ、　Ｃｏ　ｌ・−・−・−’　ＣＱ　
ｎは静電容量、ＺＤ、は節点Ｑの電圧をクランプするク
ランプ源として動作するツェナーダイオードで、逆方向
降伏電圧はツェナーダイオードＺＤ、よりも低（設定さ
れている。ＱＱＩ（！：Ｃ＠Ｉ、・−・−・・−１Ｑ、
、１とＣＱｎはｎ段のチャージポンプ回路を構成する。

第２図のＤ２で表される特性はツェナーダイオードＺＤ
。

の電圧−電流特性を示したものである。

（１）消去期間と書き込み期間 ＷＲ＋　ＥＲが１Ｌ″になり、第８図で述べたように、
Ｖｐｐ発生用チャージポンプ回路ＣＰが動作し、節点Ｐ
の電圧はＶ、で平衡する。また、チャージポンプ回路Ｃ
Ｐａも同様に動作しているが、ツェナーダイオードＺＤ
、の電圧−電流特性は、第２図のＤ！で表されるため、
節点Ｑの電圧が上昇し、ツェナーダイオードＺＤ、の逆
方向降伏電圧に達すると、節点Ｑから接地に向かって電
流が流れる。チャージポンプＣＰａの電流供給能力を１
０とし、ＩＱ＝ＩＰ＝　Ｉｐｕｍｐとすると、節点Ｑの
電圧はＩｐｕｍｐとツェナーダイオードＺＤ、の電圧−
電流の交点（第２図の点Ｋ）で平衡することになる。本
実施例の場合、節点Ｑの電圧はｖＱで平衡することにな
る。この時、Ｖ、＞Ｖ、になるため、出力ＰＰの電圧は
Ｖｃｃから上昇し、（Ｖ　ＰＶ　ＴＮ）　＝　Ｖ　ＰＰ
となり、従来技術の場合と同一になる。ＣＰａを含む２
つのチャージポンプ回路ＣＰは、それぞれＱｃｌ、Ｑｏ
て分離されているため、互いに電流が流れ込むことはな
い。

（２）ＬＯＡＤ期間と読み出しモード時ＷＲ＋　ＥＲが
“Ｈ”になり、ＶｐｐＰＰ発生用チャージデフ１回路ア
クティブになる。一方、チャージポンプＣＰａは動作し
ているため、節点Ｑの電圧は上述したように、Ｖｏで平
衡し、出力ＰＰの電圧は（Ｖｏ　　ＶｔＮ）となる。本
実施例では、（ＶＱ　　ＶＴＮ）はＶｃｃ以上に設定さ
れる。以下、（ＶＯＶＴＮ）＝ＶＫとして説明する。例
えば、ＶＸ＝７Ｖに設定する場合、Ｖ、＝９Ｖになるよ
うにツェナーダイオードｚＤｚの逆方向降伏電圧を設定
すれば良い。

Ｑｃ３にはソースと基板間に−ｖＫのバックゲートバイ
アスが印加されているので、この時のしきい値は２ｖに
なる。ツェナーダイオードｚＤ２の逆方向降伏電圧はジ
ャンクションを形成するイオン注入のドーズ量またはア
ニール時間により制御することができる。前述した第１
０図と第１１図を用いて、本実施例の昇圧回路ＣＰを用
いた場合のＸデコーダ回路Ｘｄａｃ（１１の動作につい
て説明する。

（１）消去時間と書き込み期間 高電圧供給端ＰＰＸにＶｐｐが印加される。この場合、
本実施例の昇圧回路ｃｐを用いた動作は、従来技術で述
べた動作と同一であるので説明を省略する。

（２１ＬＯＡＤ期間と読み出しモード時高電圧供給端Ｐ
ＰＸにはＶＫが印加される。

アドレス入力によりＸデコーダＸａａｃ　（１）が選択
された場合、ＸデコーダＸ４゜（１）は従来技術で述べ
たように動作し、節点ＸＣはまず、ＱＡＩを通して約４
．５ｖに充電される。この時、ＱＡ２とＱＡ３から構成
されるインバータが反転し、節点ＸＤに０■が印加され
、ＱＡ４が導通し、ＱＡ４を通してワード線Ｘ、は約４
．５ｖがらｖＫまで充電される。一方、Ｘデコーダ回路
Ｘａａｃ　（１）が非選択の場合、従来技術で述べたの
と同様な動作により、節点ＸＣがＯＶになり、Ｃ１ａｚ
が導通し、節点ＸＤには■、が印加され、ＱＡ４が非導
通になり、ワード線Ｘ＋にはＯｖが印加される。

以上述べたように、本発明の昇圧回路ｃｐを用いた場合
、選択されたワード線Ｘ、（ｎ＝１．２・−・−−−−
−−−４２８）には、ＬＯＡＤ期間と読み出しモード時
は、Ｖｃｃ以上の電圧■、が、消去期間と書き込み期間
はＶｐｐが印加され、非選択のワード線Ｘ、、には読み
出しモード時と書き込みモード時のすべての期間、０■
が印加される。また、Ｙデコーダ回路もＸデコーダ回路
と同様な回路形式を取ることができ、選択されたゲート
線にはＬＯＡＤ期間と読み出しモード時はｖＫが、消去
期間と書き込み期間はＶｐｐが印加され、非選択のゲー
ト線には読み出しモード時と書き込みモード時のすべて
の期間、０■が印加される。

第３図は、本実施例の昇圧回路ｃｐを、第６図に示した
ＥＥＦＲＯＭに適用した場合の各信号、各節点の読み出
しモード時とＬＯＡＤ期間に印加される電圧を示したも
のである。Ｘ＋、Ｙｔはそれぞれ選択されたワード線、
選択されたゲート線を表す。

以上述べたように、本発明の昇圧回路ＣＰは、読み出し
モード時とＬＯＡＤ期間に動作するチャージポンプ回路
を有しているので、以下の効果を奏する。

（１）読み出しモード時、選択されたワード線Ｘ、ｌに
■。以上の電圧■、が印加される。このため、選択用セ
ルＭ　３１１の等価抵抗値を従来技術の場合に比べ、低
くすることができる。

従って、従来技術の場合のように、メモリーセルＭＳＳ
に流れる電流が選択用セルＭ　５１１の等価抵抗により
制限されることがなくなり、一般にメモリーセルＭＳＳ
に流れる電流が多くなる。また、このため、プロセス、
回路上の工夫により、書き込まれた記憶用セルＭ　１４
１１の等価抵抗を低くすると、その分メモリーセルＭＳ
Ｓに流れる電流が多くなるので、大容量、高速度が要求
されるＥＥＦＲＯＭに適する。

（２１ＥＥＦＲＯＭが低電源電圧化されても、選択され
たワード線Ｘ７の電圧は、クランプ源の逆方向降伏電圧
により決定されるので、選択用セルＭＭＩ＋　と、バイ
トのＸアドレスを設定するＮｔｉ−ＩＧＦＥＴ　　Ｑａ
□の等価抵抗値が電源電圧Ｖｃｃの値により変化せず、
一定で従来技術の場合に比べ低（することができる。従
って、従来技術の場合のように、低電源電圧化すると、
読み出し電圧ｖｌＩが電源電圧■。とＱＧＩ＋のしきい
値により制限され、記憶用セルのゲートに完全に伝わら
なくなることがなく、−般に読み出し電圧ｖ、Ｉの設定
が容易になる。

また、低電源電圧化しても、記憶用セルのゲートに印加
される電圧が、しきい値ＶＴＭ（Ｗ）とＶＴＭ（Ｅ）の
中間付近に設計値通りに設定される。このため、センス
アンプ回路ＳＡが安定に動作するので、低電源電圧化が
要求されるＥＥＦＲＯＭに適する。

第４図は本発明の不揮発性半導体記憶装置に使用される
昇圧回路ｃｐの第２の実施例を示したものである。第１
図と同一の箇所は同一の符号をつけ説明を省略する。こ
こで、ＱＥｌはＰＨ−ＩＧＦＥＴ、　Ｑｉｚ、ＱＲｌ−
・・・・・−・−’ＱＲ１１％　Ｑｃ２、Ｑｃ、はＮＥ
−ＩＧＦＥＴ１Ｃ＊＋”””−’−Ｃ１１−は静電容量
、ＴＲＩはゲートとソースが接地に、ドレインが節点Ｒ
に接続されたＮＥ−ＩＧＦＥＴで、節点Ｒの電圧をクラ
ンプするクランプ源として動作する。節点Ｒの電圧は、
ＴＲＩのドレイン耐圧（ＢＶｏｓ）でクランプされる。

ＲＥＡＤ　十ＬＯＡＤは読み出しモード時とＬＯＡＤ期
間に“Ｌ”になる信号である。第１の実施例と第２の実
施例の違いは第２の実施例では、チャージポンプＣＰａ
が信号ＲＥＡＤ　＋　ＬＯ＾Ｄで制御され、チャージポ
ンプＣＰａがｍ段のチャージポンプ回路で構成され、ま
た、節点Ｒの電圧は、ＴＲＩのドレイン耐圧ＢＶ□でク
ランプされ、出力ＰＰは常にＱｃｓにより（Ｖｃｃ　　
ＶｔＮ）に充電されている点である。

第２の実施例の昇圧回路ｃｐは書き込みモード時と読み
出しモード時のみ動作するので、スタンバイモード時、
低電力化が必要なＥＥＦＲＯＭに有効である。

第４図と第２図を用いて本発明の第２の実施例について
説明する。

＋１）消去期間と書き込み期間 ＷＲ＋　ＥＲＡぴＬ″になり、第１の実施例で述ヘタヨ
うに、ＶｐｐＰＰ発生用チャージデフ１回路作し、節点
Ｐの電圧はＶ、で平衡する。

チャージポンプＣＰａは非アクティブになり、出力ｐｐ
の電圧はｕ／ｃｃ−ＶｔＨ）から上昇し、第１の実施例
の場合と同様に（Ｖｐｐ　　Ｖアいで平衡する。

＋２１ＬＯＡＤ期間と読み出しモード時ＷＲ＋　ＥＲが
Ｈ″になり、ＶｐｐＰＰ発生用チャージデフ１回路アク
ティブになる。一方、ＲＥＡＤ　＋　ＬＯＡＤが“Ｌ”
になるため、チャージポンプＣＰａがアクティブになり
、第１の実施例と同様な動作で節点Ｒの電圧が上昇し、
ＴＲ１のドレイン耐圧に達すると、ＴＲＩに電流が流れ
る。ＴＲＩの電圧−電流特性を第２図のり、で示す。チ
ャージポンプＣＰａの電流供給能力ｌ、をＩ　Ｒ＝　Ｉ
ｐｕｍｐとすると、節点Ｒの電圧は■えで平衡すること
となる。従うて、出力ＰＰの電圧は（Ｖｃｃ　　Ｖｖｓ
）から（ＶＫ　−ＶＴＮ）まで上昇し、この電圧で平衡
することになる。

以上述べたように、第２の実施例の昇圧回路ｃｐにおい
ても、（Ｖ　ＲＶ　ｒ、ｌ）の値を■ｃｃ以上に設定す
ることにより、読み出しモード時とＬＯＡＤ期間に選択
されたワード線Ｘ７に電源電圧Ｖｃｃ以上の電圧を印加
することができるので、従来技術に対し、第１の実施例
の項で述べたのと同様な効果がある。第５図は、高電圧
スイッチ回路Ｘｐｕｍｐの第２の例を示したものである
。ここで、ＱＡいＱＡｔｈはＮＥ−ＩＧＦＥＴ、ＣＸＩ
は静電容量、φ８は読み出しモード時と書き込みモード
時にクロックパルスが印加される信号線である。

この高電圧スイッチ回路Ｘｐｕｍｐを第１０図に示すＸ
デコーダ回路Ｘｄｅｃ　（１）に適用した場合のＬＯＡ
Ｄ期間と読み出しモード時の動作について説明する。

アドレス入力によりＸデコーダ回路Ｘｄ＊ｃ（１）が選
択された場合、Ｘデコーダ回路Ｘａ＊ｃ　ｆｌｌは第１
の実施例で述べたように動作し、節点ｘＣはまず、ＱＡ
、を通して約４．５ｖに充電される。この時、ＱＡ５が
導通し、節点ＸＥに電荷が供給され、φ８とＣＸＩによ
り節点Ｘ、が押し上げられ、節点ＸＣが（Ｖ　ｃｃ　　
Ｖ　ｔ、４）がらさらに上昇し、節点ＸＥにＧＩＡｓを
通して再び電荷が供給される。以後、これらの動作がく
り返され、節点ＸＣの電圧は、（ＶＫ　＋Ｖφや−Ｖ　
？Ｎ）で平衡することになる（Ｖφ８はφ８の電圧振幅
）。一方、Ｘデコーダ回路Ｘｄｅｃ（１）が非選択の場
合、ＱＡＳが非導通になり、節点ＸＣの電圧は０■にな
る。

以上述べたように、第５図に示す高電圧スイッチ回路Ｘ
ｐｕｍｐ　ｔ−ｘデコーダ回路Ｘａｍｃ　（１）に通用
した場合においても、本発明の昇圧回路ＣＰを用いるこ
とにより、読み出しモード時とＬＯＡＤ期間に選択され
たワード線に電源電圧Ｖｃｃ以上の電圧が印加されるの
で、従来技術に対し第１の実施例の項で述べたのと同様
な効果がある。

尚、第５図と第１１図に高電圧スイ・ノチ回路を示した
が、高電圧供給端に印加された電圧を選択されたワード
線に供給する回路構成なら有効であり、第５図と第１１
図に示す回路構成に限らない。また、Ｖｐｐ発生用チャ
ージポンプ回路、読み出しモード時に動作するチャージ
ポンプ回路の段数は問わない。また、昇圧回路の出力電
圧をクランプするクランプ電圧手段および種類は問わな
い。また、読み出しモードに動作するチャージポンプ回
路に入力されるクロックパルスの周波数をＶｌ’Ｐ発生
用チャージポンプ回路に入力されるクロックパルスの周
波数をＶＰＦ発生用チャージポンプ回路に人力されるク
ロックパルス周波数と異ならセても本発明は有効である
。

〔発明の効果〕

上述したように、本発明の不揮発性半導体記憶装置に使
用される昇圧回路は、読み出しモード時とＬＯＡＤ期間
に動作するチャージポンプ回路を有しているので、以下
の効果を奏することができる。

（１）読み出しモード時、選択されたワード線に電源電
圧Ｖｃｃ以上の電圧が印加されるので、選択用セルの等
価抵抗を低くすることができる。従って、メモリーセル
に流れる電流が一般に多くなり、また、プロセス、回路
上の工夫により、書き込まれた記憶用セルの等価抵抗を
低くすると、その分メモリーセルに流れる電流が多くな
るので、大容量で高速度が要求されるＥＥＦＲＯＭに適
する。

（２１ＥＥＦＲＯＭが低電源電圧化されても、選択され
たワード線の電圧はクランプ源のクランプ電圧で決定さ
れる。このため、選択用セルの等価抵抗値とバイトのＸ
アドレスを選択するＮＥ−ＩＧＦＥＴの等価抵抗値が電
源電圧ｖｅｃの値によらず一定となり、低抵抗にするこ
とができる。

従って、低電源電圧化しても、読み出し電圧が確実に記
憶用セルのゲートに伝わり、読み出し電圧の値を広範囲
に設定することが可能である。従って、ＥＥＰＲＯ？Ｉ
が動作する最小の電源電圧Ｖｃｃは記憶用セルのゲート
に印加される電圧で制限されることがなく、周辺回路の
動作限界で制限されるようになるので、低電源電圧化が
要求されるＢＩｉＰＲＯＭに適する。

（３）ＬＯＡＤ期間、選択されたワード線に電源電圧Ｖ
ｃｃ以上の電圧が印加されるので、次に消去期間になり
、ワード線がＶＰＦまで上昇するまでの時間が速くなる
。従って、消去時間の長さを短く設定できる効果がある
。

【図面の簡単な説明】

第１図は本発明の不揮発性半導体記憶装置に使用される
昇圧回路の第１の実施例を示した説明図である。第２図
は昇圧回路のクランプ源の電流−電圧特性を示したもの
で、ｒｐｕｍｐはチャージポンプ回路の電流供給能力を
示す説明図である。第３図は本発明の不揮発性半導体記
憶装置に使用される昇圧回路を第６図に示すＥＥＦＲＯ
Ｍに適用した時の各節点、各信号の電圧を示した説明図
である。第４図は本発明の不揮発性半導体記憶装置に使
用される昇圧回路の第２の実施例を示した説明図である
。 第５図は第１０図に示す高電圧スイッチ回路を示した説
明図である。第６図は１６Ｋｂｉｔ　ＥＥＰＲＯ１’１
の一部のブロック図を示した説明図である。 第７図は第８図に示す従来の昇圧回路を第６図に示すＥ
ＥＦＲＯＭに適用した時の各節点、各信号の電圧を示し
た説明図である。第８図は従来の昇圧回路を示した説明
図である。第９図は従来の昇圧回路のクランプ源の電流
−電圧特性を示した説明図である。第１Ｏ図はＥＥＦＲ
ＯＭに用いられるＸデコーダ回路を示した説明図である
。第１１図は第１０図に示す高電圧スイッチ回路を示し
た説明図である。 符号の説明 ＣＰ、、ＣＰａ・・・・・・−・−昇圧回路ＰＰ・・−
一−−−・・・・昇圧回路の出力ｃｃ・−・−・・・−
・・−電源 ＶＦ・・−・−・・−・ツェナーダイオードのしきい値
ＢＶＪ−・−・−・・− ツェナーダイオードの逆方向降伏電圧 Ｘ　ｐＨ１ｌｌｌｌ・−・−・−・−高電圧スイッチ回
路ＰＰＸ　、　ＰＰＹ・−・・・−・・・・−高電圧供
給端Ｔ−−−−−−・−・タイマー回路 Ｃ−−−−−−・・・−・コントロール（ｉ　号発生回
路Ｓ＾−・−・−・・・−・センスアンプ回路Ｆ・・−
・−−−−−・−コントロールゲート電圧制御回路Ｘ纏
、（ｌ）〜（１２８）−・・・−・・−・・・Ｘデコー
ダ回路ＭＳＳ・−・−一−−−・−メモリーセルＭＮＩ
Ｉ　’−−−〜−−−−・・−選択用セルＭＣ・−ｍ−
−−−−・−メモリーセルブロックＭ　Ｘ−・−一一−
−−−−メモリーセルユニットＧ・・−・−・・−・ソ
ース電圧制御回路Ｙａｍｃ　（１）〜αＦ−・・−・−
−−−−Ｙデコーダ回路Ｐ　Ｐ　Ｘ−ｍ＝−−・・−高
電圧供給端Ｘ７゜−−−−−−・−高電圧スイッチ回路
第３図 Ｌ−Ｊ

Claims (1)

1. 【特許請求の範囲】 書き込みモード時に動作し、出力に書き込 み・消去電圧Ｖ＿ｐ＿ｐを発生する第１の昇圧回路と、 少なくとも読み出しモード時に動作し、出 力に電源電圧Ｖ＿ｃ＿ｃ以上の電圧Ｖ＿ｋを発生する第
   ２の昇圧回路と、 高電圧供給端を有し、選択されたワード線 に書き込みモード時は前記書き込み・消去電圧Ｖ＿ｐ＿
   ｐを、読み出しモード時は前記電源電圧ｖ＿ｃ＿ｃ以上
   の電圧Ｖ＿ｋを供給する高電圧スイッチ回路を具備する
   Ｘデコーダ回路を有し、 前記第１および第２の昇圧回路は出力する 最大平衡電圧を設定する第１および第２のクランプ手段
   を有し、かつ、それぞれの出力端が共通に接続されて前
   記Ｘデコーダ回路の前記高電圧供給端に接続して成るこ
   とを特徴とする不揮発性半導体記憶装置。