JPH01307130A - 保持型リレー駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、保持型リレー駆動回路に関し、特に２つの駆
動用巻線を有する自己保持型リレーのための駆動回路に
関する。

〔従来の技術〕

一般に、２巻線を有する自己保持型リレーは、一方の巻
線に順方向電流を流すと、リレー接点は、成る一方が閉
路しく以下、これをセント状態と呼ぶ）、もう一方の巻
線に逆方向電流を流すことによって、リレー接点をもと
の状態に戻してリレー接点のもう一方が閉路する（以下
、これをリセット状態と呼ぶ）ように動作する。

この様な２巻線を有する自己保持型リレーを論理信号で
駆動しようとする（例えばハイ　（ＨＩＧＨ）レベルで
セット状態に、ロー（ＬＯＷ）レベルでリセット状態に
駆動する）場合、従来、第２図に示すような回路が用い
られていた。

第２図に示す駆動回路は、肯定論理回路（バッファ）２
２と、否定論理回路（インバータ）２３と、トランジス
タ２４．２５とを備えている。

２巻線保持型リレー２１は、セット（ＳＥＴ）用の巻線
とリセット（ＲＥＳＥＴ）用の巻線を有し、各巻線の一
端は電源端子２７に接続され、各地端はそれぞれトラン
ジスタ２４．２５のコレクタに接続され、各トランジス
タ２４．２５のエミッタは接地されている。

各トランジスタ２４．２５のベースは、肯定論理回路２
２．否定論理回路２３を介して駆動信号入力端子２６に
接続されている。

第２図の構成では、入力端子２６への駆動入力信号がＨ
ＩＧＨレベルのとき、リレー２１のセット用巻線に電流
が流れ、リレー２１はセント状態となり、駆動入力信号
がＬＯＷレヘルのとき、リレー２１のリセット用の巻線
に電流が流れてリレー２１はリセット状態となるように
動作する。すなわち、駆動入力信号がＨＩＧＨレベルの
場合には、トランジスタ２４はＯＮ、トランジスタ２５
はＯＦＦであり、電流はセット用巻線に流れ、また、Ｌ
ＯＷレベルの場合には、上記とは逆の状態、すなわちト
ランジスタ２４がＯＦＦ、）ランジスタ２５がＯＮであ
り、電流はリセット用巻線に流れる。

このようにして、２つの駆動巻線を有するリレー２１を
論理レヘルの駆動信号で制御することができる。

〔発明が解決しようとする課題〕

しかし、上述した従来の第２図に示すような構成の回路
では、リレー作動時には、リレー２１の２の巻線のうち
のどちらかの巻線に常に電流が流れている状態が継続さ
れ、駆動電流の浪費があり、しかも巻線の抵抗によって
発熱し、リレー２１の温度が上昇するなど、電力節減や
信頼度の確保にとって、非常に不利である。

このように従来技術では、２巻線自己保持型リレーを論
理信号で駆動する場合、−旦動作すれば駆動電流を切っ
てもその状態を保持しつづけるという本来の保持型リレ
ーの特徴を全く生かすことが出来ないという欠点があっ
た。

本発明の目的は、低消費電力、低発熱で高い信頬性が得
られる保持型リレー駆動回路を提供することにある。

〔発明が解決しようとする課題〕

本発明の保持型リレー駆動回路は、 ２つの駆動用巻線を有する保持型リレーの第１の巻線に
、第１のスイッチ素子を通して出力端子が接続された第
１のゲート回路と、 保持型リレーの第２の巻線に、第２のスイッチ素子を通
して出力端子が接続された第２のゲート回路と、 第１のゲート回路の第１の入力端子には正論理で、第２
のゲート回路の第１の入力端子には負論理で、リレー駆
動用入力信号を印加する手段と、前記保持型リレーで駆
動されるリレー接点を含み、保持型リレーの前記第１の
巻線に規定の電流が流れたときに閉路されるリレー接点
を通してローレベルの電圧を第１のゲート回路の第２の
入力端子に印加し、保持型リレーの前記第２の巻線に規
定の電流が流れたときに閉路されるリレー接点を通して
ローレベルの電圧を第２のゲート回路の第２の入力端子
に印加する手段とを有することを特徴としている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す回路図である。

第１図において、保持型リレー（２巻線保持型リレー）
１は、５ＥＴ（セット）用巻線及びＲＥＳＥＴ（リセッ
ト）用巻線の２つの駆動用巻線をもつ自己保持型リレー
であり、この自己保持型リレーは２つの巻線のどちらに
も電流が流れない状態ではリレー接点の状態をそのまま
保持するという性質がある。

保持型リレー１の２つの巻線の一端は、共に電源端子１
１に接続されている。２つの巻線のうちの一つのＳＥＴ
用巻線巻線端は、エミッタが接地されたＮＰＮ　）ラン
ジスタ５のコレクタに接続され、他の一つのＲＥＳＥＴ
用巻線の他端は、エミッタが接地されたＮＰＮ　）ラン
ジスタロのコレクタに接続されている。

上記リレー１のための駆動回路は、更にＡＮＤゲート回
路３，４、否定論理回路（インバータ）７、リレーｌの
接点２及び抵抗器８，９を含んで構成されている。

ＡＮＤゲート回路３の出力端子は、トランジスタ５のベ
ースに接続され、また、その一方の入力端子は駆動入力
信号端子１０に接続されている。ＡＮＤゲート回路４の
出力端子は、トランジスタ６のベースに接続され、その
一方の入力端子と駆動信号入力端子１０との間に否定論
理回路７が挿入されている。

駆動信号入力端子１０は、保持型リレー１を論理レベル
の駆動信号で制御するための駆動信号の入力端子であり
、ＬＯＷ又はＨＩ　Ｇ　Ｈのレベルが印加される。

各ＡＮＤゲート回路３，４の他方の入力端子は、それぞ
れ抵抗器８．９を通してＨＩＧＨレベル電位に接続され
ていると共に、ＡＮＤゲート回路３の他方の入力端子が
リレーｌの接点２のＳＥＴ端子に、また、ＡＮＤゲート
回路４の他方の入力端子がリレー１の接点２のＲＥＳＥ
Ｔ端子に、それぞれ接続されており、リレーｌの接点２
のＣＯＭ（コモン）端子はＬＯＷレベル電位に接続され
ている。

上記ＳＥＴ端子とＣＯＭ端子間は、保持型リレー１のＳ
ＥＴ用巻線に規定電流が流れたときに閉路状態となり、
また、上記ＲＥＳＥＴ端子とＣＯＭ端子間は、ＲＥＳＥ
Ｔ用巻線に用足線流が流れたときに閉路状態となる。

すなわち、もしトランジスタ５がＯＮとなりＳＥＴ用の
巻線に電流が流れると、そのリレー１の接点２はＣ０Ｍ
端子とＳＥＴ端子間が閉路状態となり、Ｃ０Ｍ端子とＲ
ＥＳＥＴ端子間は開路状態すなわちセット状態となる。

逆に、もしトランジスタ６がＯＮになると、電流はリレ
ーｌのＲＥＳＥＴ用の巻線に流れ、そのリレー１の接点
２はＲＥＳＥＴ端子とＣＯＭ端子間が閉路状態となり、
ＳＥＴ端子とＣＯＭ端子間は開路状態すなわちリセット
状態となる。

このように、第１図の保持型リレー駆動回路は、２つの
駆動用巻線を有する保持型リレーｌの第１の巻線に、第
１のトランジスタ５を通して出力端子が接続された第１
のＡＮＤゲート回路３と、保持型リレー１の第２の巻線
に、第２のトランジスタ６を通して出力端子が接続され
た第２のＡＮＤゲート回路４とを有し、リレー駆動用入
力信号が、第１のＡＮＤゲート回路３の第１の入力端子
には正論理で、第２のＡＮＤゲート回路４の第１の入力
端子には負論理で印加されるように接続され、かつ、保
持型リレー１で駆動されるリレー接点のうち、保持型リ
レー１の第１の巻線に規定の電流が流れたときに閉路さ
れるリレー接点を通してＬＯＷレベルの電圧が第１のＡ
ＮＤゲート回路３の第２の入力端子に印加され、保持型
リレー１の第２の巻線に規定の電流が流れたときに閉路
されるリレー接点を通してＬＯＷレベルの電圧が第２の
ＡＮＤゲート回路４の第２の入力端子に印加されるよう
に接続された構成となっている。

次に、上記構成の駆動回路の動作について説明する。

第１図において、今、図に示すように、保持型リレー１
の接点２のＲＥＳＥＴ端子とＣＯＭ端子間が閉路されて
いる状態とする。

すなわち、はじめリレー接点２がリセット状態にあると
仮定する。

この状態では、ＡＮＤゲート回路４の他方の入力端子、
すなわち第２の入力端子にはＬＯＷレベルの電圧が印加
されており、また、ＡＮＤゲート回路３の他方の入力端
子、すなわち第２の入力端子には抵抗器８を介してＨＩ
ＧＨレベルの電圧が印加されている。

この状態から、今、入力端子１０にＨＩ　ＧＨのレベル
の電圧が印加されると、ＡＮＤゲート回路３の一方の入
力端子、すなわち第１の入力端子はＨＩＧＨとなり、Ａ
ＮＤゲート４の一方の入力端子、すなわち第１の入力端
子には否定論理回路（インバータ回路）７の作用でＬＯ
Ｗレベルの電圧が加えられる。

しかるに、リレー１の接点２がリセット状態であると、
抵抗器８によってＨＩＧＨレベルにプルアンプされた電
圧が、ＡＮＤゲート回路３の第２の入力端子に加えられ
ているので、ＡＮＤの論理が成立して、ＡＮＤゲート回
路３の出力端子はＨＩＧＨレベルとなり、トランジスタ
５がＯＮ状態となる。トランジスタ５がＯＮ状態となれ
ば、先に説明したように、リレー１のＳＥＴ用巻線に電
流が流れて、リレー１の接点２はＳＥＴ端子とＣＯＭ端
子間が閉路の状態すなわちセット状態に移行する。とこ
ろが、リレーｌの接点２のＣ０Ｍ端子がＬＯＷレベルに
接続されているので、ＳＥＴ端子を通してＡＮＤゲート
回路３の第２の入力端子はＬＯＷレベルに変化する。こ
のようにＬＯＷレベルに変化すると、ＡＮＤ理論が成立
しなくなるので、ＡＮＤゲート回路３の出力はＬＯＷレ
ベルへと変化し、トランジスタ５がＯＦＦ状態となり、
リレーｌのＳＥＴ用巻線に流れていた電流はこの時点で
しゃ断される。しかし、リレーｌは自己保持型であるの
で、リレー接点２はセント状態のまま保持されている。

このように、リレーｌの動作直後に、そのリレー１の動
作によって移動したリレー１の接点２を通して発せられ
る信号によって、駆動巻線の電流をしゃ断するので、リ
レーｌの駆動巻線に流れる電流は、リレー１が動作する
に必要かつ充分な最少の時間だけ流れ、−旦リレーｌが
動作してしまえば、巻線にはもう電流が流れないという
きわめて電力消費の小さい効率的な駆動回路が実現され
るのである。

保持型リレー１を上述のセット状態から再び第１図のリ
セット状態に切換える場合も同様に駆動電流はリレー１
が動作するに必要なかつ充分な最小の時間だけ流れ、そ
の後しゃ断される。

すなわち、駆動信号用の入力端子１０にＬＯＷレベルが
人力された場合は、上述とは逆にリレー１のＲＥＳＥＴ
用巻線に電流がながれ、リレー１の接点２はＣ０Ｍ端子
とＲＥＳＥＴ端子が閉路され、その後は前述した動作と
同様の原理で、やはりリレー動作に必要かつ充分な最小
時間だけ電流が流れた後、リレーｌのＲＥＳＥＴ用巻線
に流れる電流はしゃ断される。

このようにして、リレー１を論理レベルの駆動信号で切
換え制御することが可能であり、しかも、その場合に、
第２図の構成の場合のように、駆動電流の浪費、巻線抵
抗の発熱による温度上昇なども招くことがない。

〔発明の効果〕

以上説明したように、本発明によれば、２つの駆動巻線
を有する自己保持型リレーを論理レベルの駆動信号で制
御する場合に、電流を流しつづけな（てもリレー接点を
保持するという自己保持型リレーの本来の特徴を充分生
かした、低消費電力、低発熱で信幀度を確保できるリレ
ー駆動回路が得られるので、きわめて便利である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図である。 １．２１・・・２巻線保持型リレー ２・・・リレーの接点 ３．４・・・ＡＮＤゲート回路 ５、　６．２４．２５・・・トランジスタ７．２３・・
・否定論理回路（インバータ）８．９・・・抵抗器 １０、２６・・・駆動信号入力端子 １１、２７・・・電源端子 ２２・・・肯定論理回路（バッファ）

Claims (1)

【特許請求の範囲】
1. （１）２つの駆動用巻線を有する保持型リレーの第１（
   ７）巻線に、第１のスイッチ素子を通して出力端子が接
   続された第１のゲート回路と、 保持型リレーの第２の巻線に、第２のスイッチ素子を通
   して出力端子が接続された第２のゲート回路と、 第１のゲート回路の第１の入力端子には正論理で、第２
   のゲート回路の第１の入力端子には負論理で、リレー駆
   動用入力信号を印加する手段と、前記保持型リレーで駆
   動されるリレー接点を含み、保持型リレーの前記第１の
   巻線に規定の電流が流れたときに閉路されるリレー接点
   を通してローレベルの電圧を第１のゲート回路の第２の
   入力端子に印加し、保持型リレーの前記第２の巻線に規
   定の電流が流れたときに閉路されるリレー接点を通して
   ローレベルの電圧を第２のゲート回路の第２の入力端子
   に印加する手段とを有することを特徴とする保持型リレ
   ー駆動回路。