JPH0254971B2 - - Google Patents
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- JPH0254971B2 JPH0254971B2 JP20738983A JP20738983A JPH0254971B2 JP H0254971 B2 JPH0254971 B2 JP H0254971B2 JP 20738983 A JP20738983 A JP 20738983A JP 20738983 A JP20738983 A JP 20738983A JP H0254971 B2 JPH0254971 B2 JP H0254971B2
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- JP
- Japan
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- transistor
- collector
- base
- current
- transistors
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ゲート電流の有無によつて、スイツ
チをオン／オフさせる自己保持機能のない半導体
スイツチ回路に関するものである。
チをオン／オフさせる自己保持機能のない半導体
スイツチ回路に関するものである。
（従来技術）
小さいゲート電流で大電流のスイツチング制御
が可能で、しかもオン電圧が小さいという条件を
満足する半導体スイツチとして、従来より
PNPN形のスイツチがよく知られている。この
PNPN形スイツチの内でも、特にゲートから制
御を加えることにより直流電流をツトオフできる
ものはGTO（Gate Turn Off）形PNPNスイツ
チとして呼ばれている。
が可能で、しかもオン電圧が小さいという条件を
満足する半導体スイツチとして、従来より
PNPN形のスイツチがよく知られている。この
PNPN形スイツチの内でも、特にゲートから制
御を加えることにより直流電流をツトオフできる
ものはGTO（Gate Turn Off）形PNPNスイツ
チとして呼ばれている。
第１図は、従来のGTO形PNPNスイツチの等
価的な回路図を示すものである。図において、
１，２，３おび４はそれぞれアノード端子、カソ
ード端子、オン制御ゲート端子およびオフ制御ゲ
ート端子であり、５はPNPトランジスタ、６と
７はNPNトランジスタである。トランジスタ５
と６で等価的にPNPN形スイツチを構成する。
トランジスタ７は、直流アノード電流切断用のも
のであり、スイツチ・オン時にトランジスタ７を
オンにすることによつて、トランジスタ６のベー
ス・エミツタ間を短絡させ、トランジスタ６をオ
フさせトランジスタ５と６からなるPNPN形ス
イツチをオフにする。
価的な回路図を示すものである。図において、
１，２，３おび４はそれぞれアノード端子、カソ
ード端子、オン制御ゲート端子およびオフ制御ゲ
ート端子であり、５はPNPトランジスタ、６と
７はNPNトランジスタである。トランジスタ５
と６で等価的にPNPN形スイツチを構成する。
トランジスタ７は、直流アノード電流切断用のも
のであり、スイツチ・オン時にトランジスタ７を
オンにすることによつて、トランジスタ６のベー
ス・エミツタ間を短絡させ、トランジスタ６をオ
フさせトランジスタ５と６からなるPNPN形ス
イツチをオフにする。
かかる構成でスイツチング動作を行わせる場合
の動作を第１図によつて説明する。
の動作を第１図によつて説明する。
(i) まず、スイツチがオフ状態にあるとき、オン
制御ゲート端子３を介する図の外部からのオン
駆動用のゲート電流（以下IG-ONと略す）の流
入が停止しており、これによりトランジスタ５
と６はオフ状態にある。一方、オフ制御ゲート
端子４を介して図の外部からのオフ駆動用のゲ
ート電流（以下IG-OFFと略す）が流入しており、
トランジスタ７のベース・エミツタ接合はオン
状態にある。
制御ゲート端子３を介する図の外部からのオン
駆動用のゲート電流（以下IG-ONと略す）の流
入が停止しており、これによりトランジスタ５
と６はオフ状態にある。一方、オフ制御ゲート
端子４を介して図の外部からのオフ駆動用のゲ
ート電流（以下IG-OFFと略す）が流入しており、
トランジスタ７のベース・エミツタ接合はオン
状態にある。
(ii) 次に、スイツチをオフからオンへ転ずるに
は、ゲート電流IG-OFFを停止し、ゲート電流
IG-ONを端子３を介して図の外部より流入させ
る。これにより、トランジスタ７はオフし、ト
ランジスタ５と６がオンとなり、アノード電流
が端子１を介して図の外部より流れ込み、端子
２を介してカソード電流となつて図の外部へと
流れ去る。
は、ゲート電流IG-OFFを停止し、ゲート電流
IG-ONを端子３を介して図の外部より流入させ
る。これにより、トランジスタ７はオフし、ト
ランジスタ５と６がオンとなり、アノード電流
が端子１を介して図の外部より流れ込み、端子
２を介してカソード電流となつて図の外部へと
流れ去る。
(iii) 更に、スイツチをオンからオフへ転ずるに
は、ゲート電流IG-ONを停止し、ゲート電流
IG-OFFを端子４を介して図の外部より流入させ
る。これによりトランジスタ７がオンし、トラ
ンジスタ６のベース・エミツタ間は短絡し、ト
ランジスタ６はオフに転じ、トランジスタ６の
コレクタ電流は停止する。従つて、トランジス
タ５のベース電流も停止し、トランジスタ５も
オフとなり、トランジスタ５と６から成る
PNPN形スイツチはオフ状態となる。
は、ゲート電流IG-ONを停止し、ゲート電流
IG-OFFを端子４を介して図の外部より流入させ
る。これによりトランジスタ７がオンし、トラ
ンジスタ６のベース・エミツタ間は短絡し、ト
ランジスタ６はオフに転じ、トランジスタ６の
コレクタ電流は停止する。従つて、トランジス
タ５のベース電流も停止し、トランジスタ５も
オフとなり、トランジスタ５と６から成る
PNPN形スイツチはオフ状態となる。
以上のような動作をするので、スイツチオフ時
にも端子４→トランジスタ７のベース→エミツタ
→端子２の経路で、主電流経路へオフ駆動用のゲ
ート電流が流れ出し続けており、このためスイツ
チングに際して厳密なオフ状態が要求される回路
網は、第１図に示した従来のGTO形PNPNスイ
ツチは適用できなかつた。また、スイツチのオ
ン／オフ制御のためにオン駆動用およびオフ駆動
用のゲート電流を交互に流し込む必要があり、ス
イツチングの制御が煩雑であつた。
にも端子４→トランジスタ７のベース→エミツタ
→端子２の経路で、主電流経路へオフ駆動用のゲ
ート電流が流れ出し続けており、このためスイツ
チングに際して厳密なオフ状態が要求される回路
網は、第１図に示した従来のGTO形PNPNスイ
ツチは適用できなかつた。また、スイツチのオ
ン／オフ制御のためにオン駆動用およびオフ駆動
用のゲート電流を交互に流し込む必要があり、ス
イツチングの制御が煩雑であつた。
（発明の目的）
本発明は、以上の欠点を除去するために、オン
駆動用のゲート電流の有無によつてスイツチのオ
ン／オフ制御を可能とするもので、スイツチのオ
フ期間中は、主電流の経路へオフ制御用ゲート電
流が漏れ出すことがないようにした半導体スイツ
チ回路を提供することを目的とする。
駆動用のゲート電流の有無によつてスイツチのオ
ン／オフ制御を可能とするもので、スイツチのオ
フ期間中は、主電流の経路へオフ制御用ゲート電
流が漏れ出すことがないようにした半導体スイツ
チ回路を提供することを目的とする。
（発明の構成）
上記の目的を達成するため、本発明は２個のコ
レクタを有する第１、第２のトランジスタと該ト
ランジスタとは相補な導電型の第３、第４、第５
および第６のトランジスタとを備え、前記第１の
トランジスタの第１のコレクタと前記第３のトラ
ンジスタのベースとを接続し、前記第１のトラン
ジスタのベースと前記第３のトランジスタのコレ
クタとを接続して等価的にPNPN形スイツチを
構成し、前記第３のトランジスタのベースに前記
第４のトランジスタのコレクタと前記第２のトラ
ンジスタの第１のコレクタを接続し、前記第４の
トランジスタのベースに前記第５のトランジスタ
のコレクタと前記第１のトランジスタの第２のコ
レクタを接続し、前記第５のトランジスタのベー
スに前記第２のトランジスタの第２のコレクタを
接続し、前記第２のトランジスタのベースと前記
第６のトランジスタのコレクタとを接続し、前記
第３、第４、第５および第６のトランジスタのエ
ミツタを接続してカソード端子とし、前記第１お
よび第２のトランジスタのエミツタを接続してア
ノード端子とし、前記第６のトランジスタのベー
スをゲート端子とすることを特徴とする半導体ス
イツチ回路を発明の要旨とするものである。
レクタを有する第１、第２のトランジスタと該ト
ランジスタとは相補な導電型の第３、第４、第５
および第６のトランジスタとを備え、前記第１の
トランジスタの第１のコレクタと前記第３のトラ
ンジスタのベースとを接続し、前記第１のトラン
ジスタのベースと前記第３のトランジスタのコレ
クタとを接続して等価的にPNPN形スイツチを
構成し、前記第３のトランジスタのベースに前記
第４のトランジスタのコレクタと前記第２のトラ
ンジスタの第１のコレクタを接続し、前記第４の
トランジスタのベースに前記第５のトランジスタ
のコレクタと前記第１のトランジスタの第２のコ
レクタを接続し、前記第５のトランジスタのベー
スに前記第２のトランジスタの第２のコレクタを
接続し、前記第２のトランジスタのベースと前記
第６のトランジスタのコレクタとを接続し、前記
第３、第４、第５および第６のトランジスタのエ
ミツタを接続してカソード端子とし、前記第１お
よび第２のトランジスタのエミツタを接続してア
ノード端子とし、前記第６のトランジスタのベー
スをゲート端子とすることを特徴とする半導体ス
イツチ回路を発明の要旨とするものである。
さらに本発明は２個のコレクタを有する第１、
第２のトランジスタと該トランジスタとは相補な
導電型の第３、第４、第５および第６のトランジ
スタとを備え、前記第１のトランジスタの第１の
コレクタと前記第３のトランジスタのベースとを
接続し、前記第１のトランジスタのベースと前記
第３のトランジスタのコレクタとを接続して等価
的にPNPN形スイツチを構成し、前記第３のト
ランジスタのベースに前記第４のトランジスタの
コレクタと前記第２のトランジスタの第１のコレ
クタを接続し、前記第４のトランジスタのベース
に前記第５のトランジスタのコレクタと前記第１
のトランジスタの第２のコレクタを接続し、前記
第５のトランジスタのベースに前記第２のトラン
ジスタの第２のコレクタを接続し、前記第２のト
ランジスタのベースと前記第６のトランジスタの
コレクタとを接続し、前記第１および第２のトラ
ンジスタのエミツタを接続してアソード端子と
し、前記第５および第６のトランジスタのエミツ
タを接続してカソード端子とし、前記第３のトラ
ンジスタのエミツタを少くとも１個以上のダイオ
ードを順方向に介して前記カソード端子に接続
し、前記第４のトランジスタのエミツタを直接
に、または前記ダイオードよりも少数のダイオー
ドを順方向に介して前記カソード端子に接続し、
前記第６のトランジスタのベースをゲート端子と
することを特徴とする半導体スイツチ回路を発明
の要旨とするものである。
第２のトランジスタと該トランジスタとは相補な
導電型の第３、第４、第５および第６のトランジ
スタとを備え、前記第１のトランジスタの第１の
コレクタと前記第３のトランジスタのベースとを
接続し、前記第１のトランジスタのベースと前記
第３のトランジスタのコレクタとを接続して等価
的にPNPN形スイツチを構成し、前記第３のト
ランジスタのベースに前記第４のトランジスタの
コレクタと前記第２のトランジスタの第１のコレ
クタを接続し、前記第４のトランジスタのベース
に前記第５のトランジスタのコレクタと前記第１
のトランジスタの第２のコレクタを接続し、前記
第５のトランジスタのベースに前記第２のトラン
ジスタの第２のコレクタを接続し、前記第２のト
ランジスタのベースと前記第６のトランジスタの
コレクタとを接続し、前記第１および第２のトラ
ンジスタのエミツタを接続してアソード端子と
し、前記第５および第６のトランジスタのエミツ
タを接続してカソード端子とし、前記第３のトラ
ンジスタのエミツタを少くとも１個以上のダイオ
ードを順方向に介して前記カソード端子に接続
し、前記第４のトランジスタのエミツタを直接
に、または前記ダイオードよりも少数のダイオー
ドを順方向に介して前記カソード端子に接続し、
前記第６のトランジスタのベースをゲート端子と
することを特徴とする半導体スイツチ回路を発明
の要旨とするものである。
次に本発明の実施例を添付図面について説明す
る。なお実施例は一つの例示であつて、本発明の
精神を逸脱しない範囲で、種々の変更あるいは改
良を行いうることは言うまでもない。
る。なお実施例は一つの例示であつて、本発明の
精神を逸脱しない範囲で、種々の変更あるいは改
良を行いうることは言うまでもない。
第２図は、本発明の半導体スイツチ回路の第１
の実施例であつて、図において、１と２はそれぞ
れアノード端子とカソード端子、１２はゲート端
子である。また、８と９はそれぞれ２個のコレク
タ端子８１，８２と９１，９２を有する第１、第
２のPNP形トランジスタ、６はNPN形の第３の
トランジスタであり、トランジスタ６と８とで等
価的にPNPN形スイツチを構成する。７はトラ
ンジスタ６のエミツタ・ベース間を短絡するため
のNPN形の第４のトランジスタ、１０はトラン
ジスタ７のエミツタ・ベース間を短絡するための
NPN形の第５のトランジスタ、１１はトランジ
スタ９をオンさせるためのNPN形の第６のトラ
ンジスタである。
の実施例であつて、図において、１と２はそれぞ
れアノード端子とカソード端子、１２はゲート端
子である。また、８と９はそれぞれ２個のコレク
タ端子８１，８２と９１，９２を有する第１、第
２のPNP形トランジスタ、６はNPN形の第３の
トランジスタであり、トランジスタ６と８とで等
価的にPNPN形スイツチを構成する。７はトラ
ンジスタ６のエミツタ・ベース間を短絡するため
のNPN形の第４のトランジスタ、１０はトラン
ジスタ７のエミツタ・ベース間を短絡するための
NPN形の第５のトランジスタ、１１はトランジ
スタ９をオンさせるためのNPN形の第６のトラ
ンジスタである。
第２図の回路で動作原理を説明する。
(i) まず、スイツチがオフ状態にあるときは、ゲ
ート端子１２を介する図の外部からのゲート電
流（以下IGと略す）の供給は停止しており、ト
ランジスタ６，７，８，９，１０および１１は
すべてオフ状態にある。
ート端子１２を介する図の外部からのゲート電
流（以下IGと略す）の供給は停止しており、ト
ランジスタ６，７，８，９，１０および１１は
すべてオフ状態にある。
(ii) スイツチをオフからオン転ずるには、ゲート
電流IGを図の外部からゲート端子１２を介して
供給する。するとゲート電流IGの供給によりト
ランジスタ１１はオンへ転じ、トランジスタ１
１のコレクタ電流として、ベース電流を引きぬ
かれるトランジスタ９もオンへ転ずる。そのた
めトランジスタ１１は、トランジスタ９のコレ
クタ９２の電流によつてベース電流が供給され
オンへ転じ、トランジスタ７はエミツタ・ベー
ス間が短絡されるのでオフを維持し続ける。ま
た、同時にトランジスタ６は、トランジスタ９
のコレクタ９１の電流によつて、ベース電流が
供給されオンへ転じ、その結果、トランジスタ
８はオンへ転じる。つまり、トランジスタ６と
８から成るPNPN形スイツチはオンし、アノ
ード端子１を介して図の外部よりアノード電流
が流入し、カソード端子２を介してカソード電
流として図の外部へ流れ去る。
電流IGを図の外部からゲート端子１２を介して
供給する。するとゲート電流IGの供給によりト
ランジスタ１１はオンへ転じ、トランジスタ１
１のコレクタ電流として、ベース電流を引きぬ
かれるトランジスタ９もオンへ転ずる。そのた
めトランジスタ１１は、トランジスタ９のコレ
クタ９２の電流によつてベース電流が供給され
オンへ転じ、トランジスタ７はエミツタ・ベー
ス間が短絡されるのでオフを維持し続ける。ま
た、同時にトランジスタ６は、トランジスタ９
のコレクタ９１の電流によつて、ベース電流が
供給されオンへ転じ、その結果、トランジスタ
８はオンへ転じる。つまり、トランジスタ６と
８から成るPNPN形スイツチはオンし、アノ
ード端子１を介して図の外部よりアノード電流
が流入し、カソード端子２を介してカソード電
流として図の外部へ流れ去る。
(iii) スイツチがオン状態にあるときは、トランジ
スタ６，８，９，１０および１１がオンであ
り、トランジスタ７はオンである。すなわち、
トランジスタ６のベース電流の大部分はトラン
ジスタ８のコレクタ８１の電流として供給さ
れ、一部はトランジスタ９のコレクタ９１の電
流として供給される。また、トランジスタ６の
コレクタ電流はトランジスタ８のベース電流と
して供給される。トランジスタ１０のコレクタ
電流はトランジスタ８のコレクタ８２の電流と
して供給され、トランジスタ１０のベース電流
はトランジスタ９のコレクタ９２の電流として
供給される。トランジスタ１１のコレクタ電流
はトランジスタ９のベース電流として供給さ
れ、トランジスタ１１のベース電流はゲート電
流としてゲート端子１２を介して図の外部から
供給される。トランジスタ７はトランジスタ１
０によつて、エミツタ・ベース間が短絡されて
いるのでオフである。
スタ６，８，９，１０および１１がオンであ
り、トランジスタ７はオンである。すなわち、
トランジスタ６のベース電流の大部分はトラン
ジスタ８のコレクタ８１の電流として供給さ
れ、一部はトランジスタ９のコレクタ９１の電
流として供給される。また、トランジスタ６の
コレクタ電流はトランジスタ８のベース電流と
して供給される。トランジスタ１０のコレクタ
電流はトランジスタ８のコレクタ８２の電流と
して供給され、トランジスタ１０のベース電流
はトランジスタ９のコレクタ９２の電流として
供給される。トランジスタ１１のコレクタ電流
はトランジスタ９のベース電流として供給さ
れ、トランジスタ１１のベース電流はゲート電
流としてゲート端子１２を介して図の外部から
供給される。トランジスタ７はトランジスタ１
０によつて、エミツタ・ベース間が短絡されて
いるのでオフである。
(iv) スイツチをオンからオフに転ずるには、まず
ゲート電流IGの供給を停止する。するとトラン
ジスタ１１がオンからオフへ転じ、そのためト
ランジスタ９のベース電圧は停止してトランジ
スタ９もオフへ転じる。この結果、トランジス
タ１０は、ベース電流として供給されていたト
ランジスタ９のコレクタ９２の電流が停止する
のでオンからオフへ転じ、トランジスタ８のコ
レクタ８２の電流はトランジスタ７のベース電
流へと切換わり、トランジスタ７はオフからオ
ンへ転じる。するとトランジスタ６のエミツ
タ・ベース間が短絡され、トランジスタ６はオ
ンからオフ転じ、このためトランジスタ８のベ
ース電流は停止してトランジスタ８もオンから
オフへ転じ、従つてトランジスタ６と８から成
るPNPN形スイツチはオフ状態となる。かか
る後にトランジスタ８がオフとなることから、
トランジスタ８のコレクタ８２の電流は停止す
るので、トランジスタ７のベース電流を供給停
止となり、トランジスタ７もオンからオフへ転
ずる。
ゲート電流IGの供給を停止する。するとトラン
ジスタ１１がオンからオフへ転じ、そのためト
ランジスタ９のベース電圧は停止してトランジ
スタ９もオフへ転じる。この結果、トランジス
タ１０は、ベース電流として供給されていたト
ランジスタ９のコレクタ９２の電流が停止する
のでオンからオフへ転じ、トランジスタ８のコ
レクタ８２の電流はトランジスタ７のベース電
流へと切換わり、トランジスタ７はオフからオ
ンへ転じる。するとトランジスタ６のエミツ
タ・ベース間が短絡され、トランジスタ６はオ
ンからオフ転じ、このためトランジスタ８のベ
ース電流は停止してトランジスタ８もオンから
オフへ転じ、従つてトランジスタ６と８から成
るPNPN形スイツチはオフ状態となる。かか
る後にトランジスタ８がオフとなることから、
トランジスタ８のコレクタ８２の電流は停止す
るので、トランジスタ７のベース電流を供給停
止となり、トランジスタ７もオンからオフへ転
ずる。
(v) スイツチがオフ状態となつて安定状態となつ
たときには、トランジスタ６，７，８，９，１
０および１１はすべてオフとなつている。
たときには、トランジスタ６，７，８，９，１
０および１１はすべてオフとなつている。
以上のように、本発明ではゲート電流の有／無
によつて、スイツチのオン／オフを制御するの
で、スイツチングの制御が簡略である。また、ス
イツチのオフ期間中のオフ駆動のためのゲート電
流を供給する必要がなく、カソード端子２を介し
て図の外部へゲート電流が漏れ出ることがない。
更に、スイツチをオンさせるために供給するゲー
ト電流は、図中のトランジスタ１１のオンを維持
するためにトランジスタ１１のベース電流として
供給するもので、非常に微少な電流であり、高感
度なスイツチを構成することができるという利点
は従来例と全く同様に達成できる。
によつて、スイツチのオン／オフを制御するの
で、スイツチングの制御が簡略である。また、ス
イツチのオフ期間中のオフ駆動のためのゲート電
流を供給する必要がなく、カソード端子２を介し
て図の外部へゲート電流が漏れ出ることがない。
更に、スイツチをオンさせるために供給するゲー
ト電流は、図中のトランジスタ１１のオンを維持
するためにトランジスタ１１のベース電流として
供給するもので、非常に微少な電流であり、高感
度なスイツチを構成することができるという利点
は従来例と全く同様に達成できる。
なお、第２図に示したスイツチ回路は種々の回
路の一部に組み入れて使用されるた、アノード端
子１およびカソード端子２のレベルは特定でき
ず、例えばアノード端子１を正電源に接続し、カ
ソード端子２と低電位点間に接続された負荷への
電流をスイツチする目的で使用する場合等におい
ては、使用する電源範囲内ではトランジスタ１１
を十分にオンさせるためのベース電流（ゲート電
流IG-ON）をゲート端子１２から流し込めない場
合があり得るが、その際にはトランジスタ９のベ
ースを他のゲート端子１２′として取り出し、こ
のゲート端子１２′に低電圧を印加して電流を引
き抜くようにすることにより、前述と同様の動作
を行わせることができる。この際、トランジスタ
１１は不要となることは言うまでもないが、ゲー
ト端子１２，１２′を共に設けておくことにより
スイツチ回路としての汎用性が高まることにな
る。
路の一部に組み入れて使用されるた、アノード端
子１およびカソード端子２のレベルは特定でき
ず、例えばアノード端子１を正電源に接続し、カ
ソード端子２と低電位点間に接続された負荷への
電流をスイツチする目的で使用する場合等におい
ては、使用する電源範囲内ではトランジスタ１１
を十分にオンさせるためのベース電流（ゲート電
流IG-ON）をゲート端子１２から流し込めない場
合があり得るが、その際にはトランジスタ９のベ
ースを他のゲート端子１２′として取り出し、こ
のゲート端子１２′に低電圧を印加して電流を引
き抜くようにすることにより、前述と同様の動作
を行わせることができる。この際、トランジスタ
１１は不要となることは言うまでもないが、ゲー
ト端子１２，１２′を共に設けておくことにより
スイツチ回路としての汎用性が高まることにな
る。
第３図は本発明の他の実施例を示したもので、
トランジスタ６のエミツタとカソード端子２との
間にダイオード１３を挿入した点に一特徴を有し
ている。また、他の構成は第２図と同様であり、
同一部分には同一符号を付し、その説明は省略す
る。しかして、この実施例はトランジスタ７によ
るトランジスタ６のオフ制御動作をより一層確実
にしたものであり、トランジスタ７に要求される
オン時のコレクタ・エミツタ間の飽和電圧にダイ
オード１３の順方向降下電圧分だけ余裕が与えら
れる。すなわち、トランジスタ６をオフせしめる
にはそのベース・エミツタ間電圧を立上り電圧よ
りも小さな値に保持してやることが必要であり、
ダイオード１３が無い場合にはトランジスタ７の
コレクタ・エミツタ間の飽和電圧を上記の立上り
電圧よりも小さくすることが必要であるが、ダイ
オード１３を設けることによりトランジスタ７の
オン時の飽和電圧がダイオード１３の電圧降下分
だけ大きくてもよくなり、言い換えれば完全に飽
和しない状態であつてもトランジスタ６をオフせ
しめることができるわけである。なお、ダイオー
ド１３は１個に限定されるものでなく、複数個を
順方向に直列に接続することにより効果は更に高
まることになる。
トランジスタ６のエミツタとカソード端子２との
間にダイオード１３を挿入した点に一特徴を有し
ている。また、他の構成は第２図と同様であり、
同一部分には同一符号を付し、その説明は省略す
る。しかして、この実施例はトランジスタ７によ
るトランジスタ６のオフ制御動作をより一層確実
にしたものであり、トランジスタ７に要求される
オン時のコレクタ・エミツタ間の飽和電圧にダイ
オード１３の順方向降下電圧分だけ余裕が与えら
れる。すなわち、トランジスタ６をオフせしめる
にはそのベース・エミツタ間電圧を立上り電圧よ
りも小さな値に保持してやることが必要であり、
ダイオード１３が無い場合にはトランジスタ７の
コレクタ・エミツタ間の飽和電圧を上記の立上り
電圧よりも小さくすることが必要であるが、ダイ
オード１３を設けることによりトランジスタ７の
オン時の飽和電圧がダイオード１３の電圧降下分
だけ大きくてもよくなり、言い換えれば完全に飽
和しない状態であつてもトランジスタ６をオフせ
しめることができるわけである。なお、ダイオー
ド１３は１個に限定されるものでなく、複数個を
順方向に直列に接続することにより効果は更に高
まることになる。
第４図は更に他の実施例を示したものであり、
トランジスタ６のみならずトランジスタ７のオフ
制御動作をも一層確実にしたものである。構成と
してはトランジスタ６のエミツタとカソード端子
２との間にダイオード１３，１４が挿入されると
共に、トランジスタ７のエミツタとカソード端子
２との間にダイオード１５が挿入された他は第２
図および第３図と同様であり、スイツチ回路とし
ての動作には変りはない。また、ダイオードの個
数は図示のものに限られないが、トランジスタ７
のエミツタ経路に接続されるダイオード１５はト
ランジスタ６のオフ動作に対しては逆作用するこ
とになるので、トランジスタ６のエミツタ経路に
挿入されるダイオードの個数はトランジスタ７の
エミツタ経路に挿入されるダイオードよりも常に
多くなくてはならない。
トランジスタ６のみならずトランジスタ７のオフ
制御動作をも一層確実にしたものである。構成と
してはトランジスタ６のエミツタとカソード端子
２との間にダイオード１３，１４が挿入されると
共に、トランジスタ７のエミツタとカソード端子
２との間にダイオード１５が挿入された他は第２
図および第３図と同様であり、スイツチ回路とし
ての動作には変りはない。また、ダイオードの個
数は図示のものに限られないが、トランジスタ７
のエミツタ経路に接続されるダイオード１５はト
ランジスタ６のオフ動作に対しては逆作用するこ
とになるので、トランジスタ６のエミツタ経路に
挿入されるダイオードの個数はトランジスタ７の
エミツタ経路に挿入されるダイオードよりも常に
多くなくてはならない。
（発明の効果）
以上説明したように、本発明による半導体スイ
ツチ回路は、微少なゲート電流の有／無によつ
て、スイツチのオン／オフ制御が可能であり、ス
イツチのオフ期間中に主電流経路へのオフ駆動用
のゲート電流が流出しないので、直流電流の厳密
なオフ・スイツチング動作が要求される回路網へ
適用することができ、従来リレーを用いて実現し
ていたスイツチングを本発明による半導体スイツ
チ回路に置換できる利点を有する。
ツチ回路は、微少なゲート電流の有／無によつ
て、スイツチのオン／オフ制御が可能であり、ス
イツチのオフ期間中に主電流経路へのオフ駆動用
のゲート電流が流出しないので、直流電流の厳密
なオフ・スイツチング動作が要求される回路網へ
適用することができ、従来リレーを用いて実現し
ていたスイツチングを本発明による半導体スイツ
チ回路に置換できる利点を有する。
第１図は従来の半導体スイツチ回路の回路図、
第２図は本発明の半導体スイツチ回路の第１の実
施例、第３図は本発明の第２の実施例、第４図は
本発明の第３の実施例である。 １……アノード端子、２……カソード端子、３
……オン制御ゲート端子、４……オフ制御ゲート
端子、５……PNP形のトランジスタ、６，７…
…NPN形のトランジスタ、８，９……PNP形の
トランジスタ、１０，１１……NPN形のトラン
ジスタ、１２……ゲート端子、１２′……ゲート
端子、１３，１４，１５……ダイオード、８１，
８２，９１，９２……PNP形トランジスタのコ
レクタ。
第２図は本発明の半導体スイツチ回路の第１の実
施例、第３図は本発明の第２の実施例、第４図は
本発明の第３の実施例である。 １……アノード端子、２……カソード端子、３
……オン制御ゲート端子、４……オフ制御ゲート
端子、５……PNP形のトランジスタ、６，７…
…NPN形のトランジスタ、８，９……PNP形の
トランジスタ、１０，１１……NPN形のトラン
ジスタ、１２……ゲート端子、１２′……ゲート
端子、１３，１４，１５……ダイオード、８１，
８２，９１，９２……PNP形トランジスタのコ
レクタ。
Claims (1)
- 【特許請求の範囲】 １ ２個のコレクタを有する第１、第２のトラン
ジスタと該トランジスタとは相補な導電型の第
３、第４、第５および第６のトランジスタとを備
え、前記第１のトランジスタの第１のコレクタと
前記第３のトランジスタのベースとを接続し、前
記第１のトランジスタのベースと前記第３のトラ
ンジスタのコレクタとを接続して等価的に
PNPN形スイツチを構成し、前記第３のトラン
ジスタのベースに前記第４のトランジスタのコレ
クタと前記第２のトランジスタの第１のコレクタ
を接続し、前記第４のトランジスタのベースに前
記第５のトランジスタのコレクタと前記第１のト
ランジスタの第２のコレクタを接続し、前記第５
のトランジスタのベースに前記第２のトランジス
タの第２のコレクタを接続し、前記第２のトラン
ジスタのベースと前記第６のトランジスタのコレ
クタとを接続し、前記第３、第４、第５および第
６のトランジスタのエミツタを接続してカソード
端子とし、前記第１および第２のトランジスタの
エミツタを接続してアノード端子とし、前記第６
のトランジスタのベースをゲート端子とすること
を特徴とする半導体スイツチ回路。 ２ 第２のトランジスタのベースを他のゲート端
子とし、該他のゲート端子から電流を引き抜くこ
とにより駆動してなる特許請求の範囲第１項記載
の半導体スイツチ回路。 ３ ２個のコレクタを有する第１、第２のトラン
ジスタと該トランジスタとは相補な導電型の第
３、第４、第５および第６のトランジスタとを備
え、前記第１のトランジスタの第１のコレクタと
前記第３のトランジスタのベースとを接続し、前
記第１のトランジスタのベースと前記第３のトラ
ンジスタのコレクタとを接続して等価的に
PNPN形スイツチを構成し、前記第３のトラン
ジスタのベースに前記第４のトランジスタのコレ
クタと前記第２のトランジスタの第１のコレクタ
を接続し、前記第４のトランジスタのベースに前
記第５のトランジスタのコレクタと前記第１のト
ランジスタの第２のコレクタを接続し、前記第５
のトランジスタのベースに前記第２のトランジス
タの第２のコレクタを接続し、前記第２のトラン
ジスタのベースと前記第６のトランジスタのコレ
クタとを接続し、前記第１および第２のトランジ
スタのエミツタを接続してアソード端子とし、前
記第５および第６のトランジスタのエミツタを接
続してカソード端子とし、前記第３のトランジス
タのエミツタを少くとも１個以上のダイオードを
順方向に介して前記カソード端子に接続し、前記
第４のトランジスタのエミツタを直接に、または
前記ダイオードよりも少数のダイオードを順方向
に介して前記カソード端子に接続し、前記第６の
トランジスタのベースをゲート端子とすることを
特徴とする半導体スイツチ回路。 ４ 第２のトランジスタのベースを他のゲート端
子とし、該他のゲート端子から電流を引き抜くこ
とにより駆動してなる特許請求の範囲第３項記載
の半導体スイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20738983A JPS60100822A (ja) | 1983-11-07 | 1983-11-07 | 半導体スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20738983A JPS60100822A (ja) | 1983-11-07 | 1983-11-07 | 半導体スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60100822A JPS60100822A (ja) | 1985-06-04 |
| JPH0254971B2 true JPH0254971B2 (ja) | 1990-11-26 |
Family
ID=16538924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20738983A Granted JPS60100822A (ja) | 1983-11-07 | 1983-11-07 | 半導体スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60100822A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0583981A (ja) * | 1991-09-17 | 1993-04-02 | Ebara Corp | 直流モータ装置 |
-
1983
- 1983-11-07 JP JP20738983A patent/JPS60100822A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60100822A (ja) | 1985-06-04 |
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