JPH01307256A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01307256A JPH01307256A JP63137467A JP13746788A JPH01307256A JP H01307256 A JPH01307256 A JP H01307256A JP 63137467 A JP63137467 A JP 63137467A JP 13746788 A JP13746788 A JP 13746788A JP H01307256 A JPH01307256 A JP H01307256A
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- JP
- Japan
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- cell
- transistor
- groove
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に係りに、特に高集積のダイ
ナミックメモリを有する半導体記憶装置に関する。
ナミックメモリを有する半導体記憶装置に関する。
従来のダイナミックメモリ（以下ＤＲＡＭと略す）セル
の主流は１個のトランジスタと１個のキャパシタから成
る、いわゆる１トランジスタ（以下ＩＴと略す）セルで
あった。しかしＩＴセルにはセル内に増幅機能がないた
め高集積・大容量化とともにセル内のキャパシタの容量
を大きくせざるを得ない。そこで、例えば特開昭５１−
１３０１７８号の記載のように、Ｓｉ基板に溝を設けそ
の側壁に容量を形成する方法が考えられた。
の主流は１個のトランジスタと１個のキャパシタから成
る、いわゆる１トランジスタ（以下ＩＴと略す）セルで
あった。しかしＩＴセルにはセル内に増幅機能がないた
め高集積・大容量化とともにセル内のキャパシタの容量
を大きくせざるを得ない。そこで、例えば特開昭５１−
１３０１７８号の記載のように、Ｓｉ基板に溝を設けそ
の側壁に容量を形成する方法が考えられた。
〔発明が解決しようとするａｌｌＭ）
上記従来技術は、ＤＲＡＭの高集積化について十分には
配慮されておらず、今後ＤＲＡＭの高集積化に伴い、溝
内の容量形成が益々困難になるという問題があった。な
ぜなら、溝幅は狭くなるのに対し、十分な容量を確保す
るために溝はより深くする必要があるからである。
配慮されておらず、今後ＤＲＡＭの高集積化に伴い、溝
内の容量形成が益々困難になるという問題があった。な
ぜなら、溝幅は狭くなるのに対し、十分な容量を確保す
るために溝はより深くする必要があるからである。
一方、例えば第３図に平面図で示すような３トランジス
タ（以下３Ｔと略す）セルは、セル内に増幅機能を持つ
ので、高集積化と伴にメモリセルをそのままスケーリン
グすることが基本的に可能である。しかし、第３図から
明らかなように１つのメモリセルに３つのＭＯＳトラン
ジスタを有するので、ＩＴセルに比べ、セル面積が大き
いという問題があった。また、スケーリングと伴にＭＯ
Ｓトランジスタのチャネル長が短くなり電源電圧も下げ
ざるを得ないので、回路設計も困難になる。
タ（以下３Ｔと略す）セルは、セル内に増幅機能を持つ
ので、高集積化と伴にメモリセルをそのままスケーリン
グすることが基本的に可能である。しかし、第３図から
明らかなように１つのメモリセルに３つのＭＯＳトラン
ジスタを有するので、ＩＴセルに比べ、セル面積が大き
いという問題があった。また、スケーリングと伴にＭＯ
Ｓトランジスタのチャネル長が短くなり電源電圧も下げ
ざるを得ないので、回路設計も困難になる。
本発明の目的は、高集積化した３Ｔセルを有する半導体
記憶装置を提供することにある。
記憶装置を提供することにある。
上記目的は、３個のトランジスタで構成されるメモリセ
ルを有する半導体記憶装置において、上記トランジスタ
の少なくとも１個のチャネル部は。
ルを有する半導体記憶装置において、上記トランジスタ
の少なくとも１個のチャネル部は。
基板に形成された溝の側面に配置されていることを特徴
とする半導体記憶装置によって達成される。
とする半導体記憶装置によって達成される。
上記３Ｔセルは、溝深さがＭＯＳトランジスタのチャネ
ル長程度なので、ＩＴセルに比べ溝が浅く溝内の加工が
容易である。また、セル面積はＭＯＳトランジスタのゲ
ート面積の分だけ基本的に縮少され、一方ＭＯＳトラン
ジスタのチャネル長はセル面積に無関係に決めることが
できる。
ル長程度なので、ＩＴセルに比べ溝が浅く溝内の加工が
容易である。また、セル面積はＭＯＳトランジスタのゲ
ート面積の分だけ基本的に縮少され、一方ＭＯＳトラン
ジスタのチャネル長はセル面積に無関係に決めることが
できる。
これにより、高集積化された半導体記憶装置を得ること
ができた。
ができた。
以下、本発明の詳細な説明する。ここではｎチャネルＭ
ＯＳトランジスタを用いた場合について述べるが、ｐチ
ャネルＭＯＳトランジスタを用いた場合も同様である。
ＯＳトランジスタを用いた場合について述べるが、ｐチ
ャネルＭＯＳトランジスタを用いた場合も同様である。
第１図により本発明の一実施例を説明する。第１図（ａ
）は本発明の半導体記憶装置の回路図、第１図（ｂ）は
平面図、第１図（Ｃ）（ｄ）はそれぞれ第１図（ｂ）中
のＡ−Ａ ’及びＢ−Ｂ’に沿った断面図である。第１
図（ｂ）（ｃ）（ｄ）において、５．６，７はそれぞれ
蓄積用、書き込み用、読み出し用トランジスタゲート、
８，９はそれぞれ書き込み用、読み出し用コンタクトで
ある。メモリセルの動作は以下のように行なわれる。
）は本発明の半導体記憶装置の回路図、第１図（ｂ）は
平面図、第１図（Ｃ）（ｄ）はそれぞれ第１図（ｂ）中
のＡ−Ａ ’及びＢ−Ｂ’に沿った断面図である。第１
図（ｂ）（ｃ）（ｄ）において、５．６，７はそれぞれ
蓄積用、書き込み用、読み出し用トランジスタゲート、
８，９はそれぞれ書き込み用、読み出し用コンタクトで
ある。メモリセルの動作は以下のように行なわれる。
まず、情報を書き込む時は、書き込みデータ線Ｄ１を書
き込み電圧、例えば４ｖ又はＯｖに充電した後、書き込
み用トランジスタゲート６を高電圧、例えば５ｖにして
記録情報蓄積部４に情報を書き込む、情報を読み出す時
は、読み出しデータ線Ｄ２をたとえば４ｖに充電した後
、読み出し用トランジスタゲート７を高電圧、例えば５
ｖにする。
き込み電圧、例えば４ｖ又はＯｖに充電した後、書き込
み用トランジスタゲート６を高電圧、例えば５ｖにして
記録情報蓄積部４に情報を書き込む、情報を読み出す時
は、読み出しデータ線Ｄ２をたとえば４ｖに充電した後
、読み出し用トランジスタゲート７を高電圧、例えば５
ｖにする。
記録情報蓄積部４がＯｖの時は読み出しデータ線Ｄ２は
４ｖに保たれる。一方、記録情報蓄積部４が４ｖの時に
は読み出しデータ線Ｄ２はアース（グランド）線３と導
通する。アース線３が例えばＯｖ′のとき、読み出しデ
ータ線Ｄ２はＯｖに放電する。このように記録情報蓄積
部４に蓄積された情報に対応して読み出しデータ線Ｄ２
の電圧が変化し、情報を読み出すことができる。また、
第２図は隣接セルとの結線状態を示す平面図、単位セル
を破線で囲んである。書き込みデータ線コンタクト８及
び読み出しデータ線コンタクト９を隣接セルと共用して
いる。
４ｖに保たれる。一方、記録情報蓄積部４が４ｖの時に
は読み出しデータ線Ｄ２はアース（グランド）線３と導
通する。アース線３が例えばＯｖ′のとき、読み出しデ
ータ線Ｄ２はＯｖに放電する。このように記録情報蓄積
部４に蓄積された情報に対応して読み出しデータ線Ｄ２
の電圧が変化し、情報を読み出すことができる。また、
第２図は隣接セルとの結線状態を示す平面図、単位セル
を破線で囲んである。書き込みデータ線コンタクト８及
び読み出しデータ線コンタクト９を隣接セルと共用して
いる。
本発明の特長は、第３図に示す従来の平面ＭＯＳトラン
ジスタのみで構成した３Ｔセル構造と比べれば明らかな
ように、２つのワード線の占有面積弁だけ少なくともセ
ル面積を小さくできることである。また、溝深さは溝底
部の多結晶シリコンの記録情報蓄積部４と書き込みワー
ド線１のチャネル長を合わせた程度で２−以下でよい、
従って。
ジスタのみで構成した３Ｔセル構造と比べれば明らかな
ように、２つのワード線の占有面積弁だけ少なくともセ
ル面積を小さくできることである。また、溝深さは溝底
部の多結晶シリコンの記録情報蓄積部４と書き込みワー
ド線１のチャネル長を合わせた程度で２−以下でよい、
従って。
溝内の加工が容易である。かつ、書き込み用及び読み出
し用トランジスタゲート６．７のチャネル長は例えば１
ｐ以上確保できるので、５ｖ電源でも動作可能である。
し用トランジスタゲート６．７のチャネル長は例えば１
ｐ以上確保できるので、５ｖ電源でも動作可能である。
例えば、ゲート幅０．６＃ｌＩ、 蓄積用トランジスタ
ゲート５のゲート長０．６Ｉ１ｍ、ワード線厚さ０．２
．、アイソレーション間隔０．６−で設計した場合、第
１図の本発明の実施例はセル面積１．２ Ｘ ２．４．
”（２，９Ｊｊ１ｍ”）となる、溝深さは、書き込み用
トランジスタゲート６と読み出し用トランジスタゲート
７のチャネル長１４．記録情報蓄積部４の厚さと絶縁層
の厚さとの和を０．３−とすれば１．３＃１ｍでよい。
ゲート５のゲート長０．６Ｉ１ｍ、ワード線厚さ０．２
．、アイソレーション間隔０．６−で設計した場合、第
１図の本発明の実施例はセル面積１．２ Ｘ ２．４．
”（２，９Ｊｊ１ｍ”）となる、溝深さは、書き込み用
トランジスタゲート６と読み出し用トランジスタゲート
７のチャネル長１４．記録情報蓄積部４の厚さと絶縁層
の厚さとの和を０．３−とすれば１．３＃１ｍでよい。
第１図に示す本発明の一実施例は次に述べる方法でさら
に高い性能を得ることができる。
に高い性能を得ることができる。
（１）書き込みデータ線Ｄ１及び読み出しデータ線Ｄ２
を一対のセンスアンプに接続し、特開昭６２−２２６４
９４に述べられているように、読み出し時の読み出しデ
ータ線Ｄ２の放電がまだ十分でないうちに、書き込みデ
ータ線Ｄ１と読み出しデータ線Ｄ２の電圧差をセンスア
ンプで増幅する。これにより、読み出しＭＯＳトランジ
スタのゲート幅が小さいことによる読み出し速度の低下
を避けることができる。第１図に示す本発明の実施例で
は、書き込みデータ線Ｄ１と読み出しデータ線Ｄ２との
間隔が配線間隔の余裕で決まっているので、センスアン
プのレイアウトも比較的容易である。
を一対のセンスアンプに接続し、特開昭６２−２２６４
９４に述べられているように、読み出し時の読み出しデ
ータ線Ｄ２の放電がまだ十分でないうちに、書き込みデ
ータ線Ｄ１と読み出しデータ線Ｄ２の電圧差をセンスア
ンプで増幅する。これにより、読み出しＭＯＳトランジ
スタのゲート幅が小さいことによる読み出し速度の低下
を避けることができる。第１図に示す本発明の実施例で
は、書き込みデータ線Ｄ１と読み出しデータ線Ｄ２との
間隔が配線間隔の余裕で決まっているので、センスアン
プのレイアウトも比較的容易である。
（２）記録情報蓄積用ＭＯＳトランジ、スタのゲート酸
化膜厚を、書き込み用トランジスタゲート６及び読み出
し用トランジスタゲート７より薄くする。これにより記
録情報蓄積部４のゲート容量が大きくなり、蓄積電荷量
が増加する。従って情報保持時間が長くなる。また、α
線照射によるソフトエラーに対して耐性を高めることが
できる。−方、蓄積用トランジスタゲート５より高い電
圧が加わる書き込み用及び読み出し用トランジスタゲー
ト６．７の酸化膜厚を十分な寿命を持つ厚さとすれば、
高信頼性の３Ｔセルが得られる。
化膜厚を、書き込み用トランジスタゲート６及び読み出
し用トランジスタゲート７より薄くする。これにより記
録情報蓄積部４のゲート容量が大きくなり、蓄積電荷量
が増加する。従って情報保持時間が長くなる。また、α
線照射によるソフトエラーに対して耐性を高めることが
できる。−方、蓄積用トランジスタゲート５より高い電
圧が加わる書き込み用及び読み出し用トランジスタゲー
ト６．７の酸化膜厚を十分な寿命を持つ厚さとすれば、
高信頼性の３Ｔセルが得られる。
第４図に本発明の別の実施例を示す。本実施例の回路図
及び平面図はそれぞれ第１図（ａ）（ｂ）と同様である
。第４図（ａ）（ｂ）（ｃ）はそれぞれ第１図（ｂ）中
のＡ−Ａ ’、Ｂ−Ｂ ’、Ｃ−Ｃ′に沿った断面図で
ある。溝底部の一部に絶縁層１１ａを新たに設け、また
この膜厚だけ溝を深くした点が第１図（ａ）〜（ｄ）の
実施例と異なる。
及び平面図はそれぞれ第１図（ａ）（ｂ）と同様である
。第４図（ａ）（ｂ）（ｃ）はそれぞれ第１図（ｂ）中
のＡ−Ａ ’、Ｂ−Ｂ ’、Ｃ−Ｃ′に沿った断面図で
ある。溝底部の一部に絶縁層１１ａを新たに設け、また
この膜厚だけ溝を深くした点が第１図（ａ）〜（ｄ）の
実施例と異なる。
これにより、蓄積用トランジスタゲート５の溝側壁面積
が大きくなり、容量が大きくなる。従って、第１図（ａ
）〜（ｄ）の本発明の実施例に比べ、さらに情報保持時
間を長くすることができる。
が大きくなり、容量が大きくなる。従って、第１図（ａ
）〜（ｄ）の本発明の実施例に比べ、さらに情報保持時
間を長くすることができる。
第５図に本発明の別の実施例を示す。第５図（ａ）は平
面図、第５図（ｂ）（ｃ）は第５図（ａ）中のＡ−Ａ
’及びＢ−Ｂ’に沿った断面図である。溝側壁の一部に
絶縁層１１ｂを新たに設け。
面図、第５図（ｂ）（ｃ）は第５図（ａ）中のＡ−Ａ
’及びＢ−Ｂ’に沿った断面図である。溝側壁の一部に
絶縁層１１ｂを新たに設け。
また溝幅を広げて記録情報蓄積部４を表面に取り出し、
アース線３との間に容量を設けた点が第１図（ａ）〜（
ｄ）の実施例と異なる。絶縁層１１ｂを設けることによ
り、書き込みワード線１とアース線３の容量を減らし、
書き込み速度を上げることができる。また、特開昭６２
−２２６４９４に述べられているように、記録情報蓄積
部４とアース線３との間に容量を設けることにより、α
線照射によるソフトエラーに対して耐性を高めることが
できる。
アース線３との間に容量を設けた点が第１図（ａ）〜（
ｄ）の実施例と異なる。絶縁層１１ｂを設けることによ
り、書き込みワード線１とアース線３の容量を減らし、
書き込み速度を上げることができる。また、特開昭６２
−２２６４９４に述べられているように、記録情報蓄積
部４とアース線３との間に容量を設けることにより、α
線照射によるソフトエラーに対して耐性を高めることが
できる。
第６図に本発明の別の実施例を示す、第６図（ａ）は平
面図、第６図（ｂ）（Ｑ）はそれぞれ第６図（ａ）中の
Ａ−Ａ ’及びＢ−Ｂ ’に沿った断面図である。書き
込み用データ線コンタクト８及び読み出しデータ線コン
タクト９を溝の底部に設けた。従って、記録情報蓄積部
４が表面になり、アース線３１との間に容量を形成する
ことができる。
面図、第６図（ｂ）（Ｑ）はそれぞれ第６図（ａ）中の
Ａ−Ａ ’及びＢ−Ｂ ’に沿った断面図である。書き
込み用データ線コンタクト８及び読み出しデータ線コン
タクト９を溝の底部に設けた。従って、記録情報蓄積部
４が表面になり、アース線３１との間に容量を形成する
ことができる。
第７図に本発明の別の実施例を示す。第７図（ａ）は回
路図、第７図（ｂ）は平面図、第７図（ｃ）は第７図（
ｂ）中のＡ−Ａ ’に沿った断面図である。第７図（ａ
）の回路図に示すように、書き込みデータ線コンタクト
８及び読み出しデータ線コンタクト９が共通のデータ線
りにつながっている。これまでの本発明の実施例と異な
りメモリセル内の３つのＭｏＳトランジスタは一直線に
配置されている。記録情報蓄積部４の容量を大きくする
ために、前述の特開昭６２−２２６４９４に述べられて
いるように記録情報蓄積部４の上部に薄い絶縁膜をはさ
んでプレートを設けてもよい、これにより、α線照射に
よるソフトエラーに対して耐性を高めることができる。
路図、第７図（ｂ）は平面図、第７図（ｃ）は第７図（
ｂ）中のＡ−Ａ ’に沿った断面図である。第７図（ａ
）の回路図に示すように、書き込みデータ線コンタクト
８及び読み出しデータ線コンタクト９が共通のデータ線
りにつながっている。これまでの本発明の実施例と異な
りメモリセル内の３つのＭｏＳトランジスタは一直線に
配置されている。記録情報蓄積部４の容量を大きくする
ために、前述の特開昭６２−２２６４９４に述べられて
いるように記録情報蓄積部４の上部に薄い絶縁膜をはさ
んでプレートを設けてもよい、これにより、α線照射に
よるソフトエラーに対して耐性を高めることができる。
第７図に示す本発明の実施例のセル面積は、例えばゲー
ト幅Ｑ、６４ 、蓄積用トランジスタゲート５の長さ０
．６４．ワード線厚さ０．２．、記録情報蓄積部４厚さ
０．２−１絶縁層厚さ０．１５Ｉｎ、 ｎ型拡散層表面
方向広がり０．１／７１１、データ線りの間隔０．６−
のとき、１．２Ｘ２．３５ＩＩｍ２（２，８７ｍ”）と
なる。
ト幅Ｑ、６４ 、蓄積用トランジスタゲート５の長さ０
．６４．ワード線厚さ０．２．、記録情報蓄積部４厚さ
０．２−１絶縁層厚さ０．１５Ｉｎ、 ｎ型拡散層表面
方向広がり０．１／７１１、データ線りの間隔０．６−
のとき、１．２Ｘ２．３５ＩＩｍ２（２，８７ｍ”）と
なる。
第８図は、第７図の本発明の実施例における、隣接セル
との結線状態を示す平面図である。単位セルを破線で囲
んである。
との結線状態を示す平面図である。単位セルを破線で囲
んである。
第９図は、本発明の別の実施例を示す平面図である。セ
ル構造は第７図の本発明の実施例と同様であるが、書き
込みデータ線Ｄ１と読み出しデータ線Ｄ２とを分離した
。従って、回路図は第１図（ａ）と同様である。
ル構造は第７図の本発明の実施例と同様であるが、書き
込みデータ線Ｄ１と読み出しデータ線Ｄ２とを分離した
。従って、回路図は第１図（ａ）と同様である。
第１０図（ａ）〜（ｆｌ）は、第７図の半導体記憶装置
の製造プロセスを示す工程断面図で、第７図（ｂ）中の
Ａ−Ａ ’に沿った断面である。
の製造プロセスを示す工程断面図で、第７図（ｂ）中の
Ａ−Ａ ’に沿った断面である。
まず、第１０図（ａ）に示すように、窒化シリコン１４
上に例えば酸化シリコンなどの絶縁層１１を堆積し、こ
れをマスクとして異方性エツチングによりＡ−Ａ ’に
対し垂直方向に走る溝を形成する。
上に例えば酸化シリコンなどの絶縁層１１を堆積し、こ
れをマスクとして異方性エツチングによりＡ−Ａ ’に
対し垂直方向に走る溝を形成する。
さらにこの溝と垂直方向（すなわちＡ−Ａ ’方向）に
帯状の絶縁層を形成する。この層は、この図面には表わ
れない、これが、隣接セルとのアイソレーション領域と
なる。帯状の絶縁層を形成するには１例えば、窒化シリ
コンを帯状に形成した後、露出したシリコン表面を酸化
すればよい。
帯状の絶縁層を形成する。この層は、この図面には表わ
れない、これが、隣接セルとのアイソレーション領域と
なる。帯状の絶縁層を形成するには１例えば、窒化シリ
コンを帯状に形成した後、露出したシリコン表面を酸化
すればよい。
次に、第１Ｏ図（ｂ）に示すように、レジストマスクを
用いてフッ酸系のエツチング液で上記絶縁層１１の一部
を取り除いた後、ゲート酸化膜を露出した溝側壁及び底
部に形成する。
用いてフッ酸系のエツチング液で上記絶縁層１１の一部
を取り除いた後、ゲート酸化膜を露出した溝側壁及び底
部に形成する。
引き続き、第１０図（Ｑ）に示すように、多結晶シリコ
ン１５を堆積すれば、絶縁層１１の段差を反映して、多
結晶シリコン１５の表面は凸凹を持つ。
ン１５を堆積すれば、絶縁層１１の段差を反映して、多
結晶シリコン１５の表面は凸凹を持つ。
次に、上記多結晶シリコン１５をエツチングしていくと
、第１０図（ｄ）に示すように、第１０図（ｃ）の多結
晶シリコン１５の凸凹を反映して表面が平坦でない多結
晶シリコン１５を残すことができる。
、第１０図（ｄ）に示すように、第１０図（ｃ）の多結
晶シリコン１５の凸凹を反映して表面が平坦でない多結
晶シリコン１５を残すことができる。
さらに、上記多結晶シリコン１５をマスクとじてフッ酸
系のエツチング液でエツチングすれば、第１Ｏ図（０）
に示すように上部の絶縁層１１と溝側壁の酸化膜の一部
のみを取り除くことができる。
系のエツチング液でエツチングすれば、第１Ｏ図（０）
に示すように上部の絶縁層１１と溝側壁の酸化膜の一部
のみを取り除くことができる。
次に、第１０図（ｆ）に示すように、多結晶シリコン１
５を除去する。
５を除去する。
さらに、第１０図（ｇ）に示すように、溝側壁に沿って
ｎ型多結晶シリコンを形成する。この部分は、それぞれ
書き込み用トランジスタゲート６゜アース線３、読み出
し用トランジスタゲート７となる。この形成は、例えば
多結晶シリコンを堆積した後、垂直方向の異方性エツチ
ングを行なえばよい、この後の熱処理過程により、溝側
壁の一部にｎ型拡散層１３ｂが形成される。
ｎ型多結晶シリコンを形成する。この部分は、それぞれ
書き込み用トランジスタゲート６゜アース線３、読み出
し用トランジスタゲート７となる。この形成は、例えば
多結晶シリコンを堆積した後、垂直方向の異方性エツチ
ングを行なえばよい、この後の熱処理過程により、溝側
壁の一部にｎ型拡散層１３ｂが形成される。
次に、第１０図（ｈ）に示すように、第１０図（ｇ）に
おいて形成した側壁多結晶シリコンを絶縁層１１で覆う
、これには、例えばＳ Ｅ Ｌ ＯＸ （Ｓｅｌｅｃｔ
ｉｖｅＯｘｉｄａｔｉｏｎ）法などを用いればよい、５
ＥＬＯＸ法については、ジャーナル・オン・エレクトロ
ケミカル・ソサイアティ第１２７巻−（１９８０年）第
２４９９頁から第２５０６頁（Ｊ、 Ｅｌｅｃｔｒｏｃ
ｈｅａ＋、 Ｓｏｃ、、 ｖｏｌ。
おいて形成した側壁多結晶シリコンを絶縁層１１で覆う
、これには、例えばＳ Ｅ Ｌ ＯＸ （Ｓｅｌｅｃｔ
ｉｖｅＯｘｉｄａｔｉｏｎ）法などを用いればよい、５
ＥＬＯＸ法については、ジャーナル・オン・エレクトロ
ケミカル・ソサイアティ第１２７巻−（１９８０年）第
２４９９頁から第２５０６頁（Ｊ、 Ｅｌｅｃｔｒｏｃ
ｈｅａ＋、 Ｓｏｃ、、 ｖｏｌ。
１２７ （１９８０）、 Ｐｐ２４９９−２５０６）に
述べられている。
述べられている。
次に、第１０図（ｉ）に示すように、ｎ型多結晶シリコ
ン１５を溝に埋め込む、この後の熱処理過程により溝底
部にｎ型拡散層１３ａ及び１３ｄが形成される。こ−の
ｎ型拡散層１３ａ及び１３ｄは、あらかじめ溝底部への
イオン打ち込みにより形成しておいてもよい、窒化シリ
コンを除き、さらに全表面を薄い゛酸化シリコン膜１６
で覆う、このうち一部が後にゲート酸化膜となる。
ン１５を溝に埋め込む、この後の熱処理過程により溝底
部にｎ型拡散層１３ａ及び１３ｄが形成される。こ−の
ｎ型拡散層１３ａ及び１３ｄは、あらかじめ溝底部への
イオン打ち込みにより形成しておいてもよい、窒化シリ
コンを除き、さらに全表面を薄い゛酸化シリコン膜１６
で覆う、このうち一部が後にゲート酸化膜となる。
さらに、第１０図（ｊ）に示すように、マスクを用いて
ｎ型拡散層１３ａ上の多結晶シリコン表面の薄い酸化シ
リコン膜を取り除いた後、記録情報蓄積部４となる多結
晶シリコンを形成する。
ｎ型拡散層１３ａ上の多結晶シリコン表面の薄い酸化シ
リコン膜を取り除いた後、記録情報蓄積部４となる多結
晶シリコンを形成する。
次に、第１０図（ｋ）に示すように１例えば５ＥＬＯＸ
法を用いて記録情報蓄積部４を絶縁層１１で覆う、ただ
し、記録情報蓄積部４に対し容量を一付加する場合には
、記録情報蓄積部４を絶縁層１１で覆うことなく、薄い
酸化膜で覆い、この上にさらにプレートを形成した後プ
レートを絶縁層で覆うようにすればよい。
法を用いて記録情報蓄積部４を絶縁層１１で覆う、ただ
し、記録情報蓄積部４に対し容量を一付加する場合には
、記録情報蓄積部４を絶縁層１１で覆うことなく、薄い
酸化膜で覆い、この上にさらにプレートを形成した後プ
レートを絶縁層で覆うようにすればよい。
次に、第１０図（Ω）に示すように、イオン打ち込み等
によりｎ型拡散層１３ｃを形成し、ｎ型拡散層１３ｄ上
の多結晶シリコン１５及びｎ型拡散層１３ｃ上に開口部
を設ける。最後にＡｆｉ等の低抵抗材料を用いてデータ
線りを形成すれば、第７図に示す本発明の半導体記録装
置が完成する。
によりｎ型拡散層１３ｃを形成し、ｎ型拡散層１３ｄ上
の多結晶シリコン１５及びｎ型拡散層１３ｃ上に開口部
を設ける。最後にＡｆｉ等の低抵抗材料を用いてデータ
線りを形成すれば、第７図に示す本発明の半導体記録装
置が完成する。
以上の如く、高性能かつ製造が容易なメモリセルが提供
される。
される。
本発明によれば、セル面積が小さく、高集積化した３Ｔ
セルを有する半導体記憶装置を得ることができた。
セルを有する半導体記憶装置を得ることができた。
第１図（ａ）は本発明の半導体記憶装置の一実施例の回
路図、第１図（ｂ）はその平面図、第１図（ｃ）及び第
１図（ｄ）はその断面図、第２図は、その結線状態を示
す平面図、第３図は従来の半導体記憶装置の平面図、第
４図は本発明の他の実施例の断面図、第５図（ａ）は本
発明のさらに他の実施例の平面図、第５図（ｂ）及び第
５図（ｃ）はその断面図、第６図（ａ）は本発明のさら
に他の実施例の平面図、第６図（ｂ）及び第６図（Ｑ）
はその断面図、第７図（ａ）は本発明のさらに他の実施
例の回路図、第７図（ｂ）はその平面図、第７図（ｃ）
はその断面図、第８図はその結線状態を示す平面図、第
９図は本発明のさらに他の実施例の平面図、第１０図は
第７図の実施例の製造プロセスを示す工程図である。 Ｄ・・・データ線 Ｄｌ・・・書き込みデータ線 Ｄ２・・・読み出しデータ線 １・・・書き込みワード線 ２・・・読み出しワード線 ３．３１．３２・・・アース線 ４・・・記録情報蓄積部 ５・・・蓄積用トランジスタゲート ６・・・書き込み用トランジスタゲート７・・・読み出
し用トランジスタゲート８・・・書き込みデータ線コン
タクト ９・・・読み出しデータ線コンタクト ｌＯ・・・アース線コンタクト １１、ｌｌａ、１ｌｂ−絶縁層 １２・・・ｐ型基板 １３ａ、１３ｂ、１３ｃ、１３ｄ−ｎ型拡散層１４・・
・窒化シリコン １５・・・多結晶シリコン １６・・・酸化シリコン 代理人弁理士 中 村 純之助 ＤＩ Ｄ２ Ａ □ Ａ Ｂ 第１図 Ｂ Ｂ’第１図 第３区 第４図 ３−一一アーフ線 第４図 第５図 〉 第５図 １−−一省；ヲ′λ証ト一一−ｔ“ワード、−泉２−−
−噛禿）を汰しワーＦ堡羊 Ｕ２−一一百先々１とレテ一タ１チ次 Ｂ′ ↑ Ａ 第７図 Ａ
Ａ’Ｄ−−−データ撲泉 第７図 第８図 第９図 第１０図 １５−一一冷（舌晶シフ７）〉 Ａ 第１０図 第１０図 第１０図
路図、第１図（ｂ）はその平面図、第１図（ｃ）及び第
１図（ｄ）はその断面図、第２図は、その結線状態を示
す平面図、第３図は従来の半導体記憶装置の平面図、第
４図は本発明の他の実施例の断面図、第５図（ａ）は本
発明のさらに他の実施例の平面図、第５図（ｂ）及び第
５図（ｃ）はその断面図、第６図（ａ）は本発明のさら
に他の実施例の平面図、第６図（ｂ）及び第６図（Ｑ）
はその断面図、第７図（ａ）は本発明のさらに他の実施
例の回路図、第７図（ｂ）はその平面図、第７図（ｃ）
はその断面図、第８図はその結線状態を示す平面図、第
９図は本発明のさらに他の実施例の平面図、第１０図は
第７図の実施例の製造プロセスを示す工程図である。 Ｄ・・・データ線 Ｄｌ・・・書き込みデータ線 Ｄ２・・・読み出しデータ線 １・・・書き込みワード線 ２・・・読み出しワード線 ３．３１．３２・・・アース線 ４・・・記録情報蓄積部 ５・・・蓄積用トランジスタゲート ６・・・書き込み用トランジスタゲート７・・・読み出
し用トランジスタゲート８・・・書き込みデータ線コン
タクト ９・・・読み出しデータ線コンタクト ｌＯ・・・アース線コンタクト １１、ｌｌａ、１ｌｂ−絶縁層 １２・・・ｐ型基板 １３ａ、１３ｂ、１３ｃ、１３ｄ−ｎ型拡散層１４・・
・窒化シリコン １５・・・多結晶シリコン １６・・・酸化シリコン 代理人弁理士 中 村 純之助 ＤＩ Ｄ２ Ａ □ Ａ Ｂ 第１図 Ｂ Ｂ’第１図 第３区 第４図 ３−一一アーフ線 第４図 第５図 〉 第５図 １−−一省；ヲ′λ証ト一一−ｔ“ワード、−泉２−−
−噛禿）を汰しワーＦ堡羊 Ｕ２−一一百先々１とレテ一タ１チ次 Ｂ′ ↑ Ａ 第７図 Ａ
Ａ’Ｄ−−−データ撲泉 第７図 第８図 第９図 第１０図 １５−一一冷（舌晶シフ７）〉 Ａ 第１０図 第１０図 第１０図
Claims (1)
- １、３個のトランジスタで構成されるメモリセルを有す
る半導体記憶装置において、上記トランジスタの少なく
とも１個のチャネル部は、基板に形成された溝の側面に
配置されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63137467A JPH01307256A (ja) | 1988-06-06 | 1988-06-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63137467A JPH01307256A (ja) | 1988-06-06 | 1988-06-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01307256A true JPH01307256A (ja) | 1989-12-12 |
Family
ID=15199289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63137467A Pending JPH01307256A (ja) | 1988-06-06 | 1988-06-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01307256A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995031828A1 (de) * | 1994-05-17 | 1995-11-23 | Siemens Aktiengesellschaft | Gain cell dram struktur und verfahren zur herstellung |
| GR20000100178A (el) * | 2000-05-26 | 2002-01-31 | I.S.D. | Μια νεα δομη κυψελης μνημης με τροπο αναγνωσης μεσω ανιχνευσης ρευματος |
| EP0917203A3 (de) * | 1997-11-14 | 2003-02-05 | Infineon Technologies AG | Gain Cell DRAM Struktur und Verfahren zu deren Herstellung |
| JP2009506526A (ja) * | 2005-08-24 | 2009-02-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | サイド・ゲート及びトップ・ゲート読み出しトランジスタを有するデュアル・ポート型ゲインセル |
-
1988
- 1988-06-06 JP JP63137467A patent/JPH01307256A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995031828A1 (de) * | 1994-05-17 | 1995-11-23 | Siemens Aktiengesellschaft | Gain cell dram struktur und verfahren zur herstellung |
| EP0917203A3 (de) * | 1997-11-14 | 2003-02-05 | Infineon Technologies AG | Gain Cell DRAM Struktur und Verfahren zu deren Herstellung |
| GR20000100178A (el) * | 2000-05-26 | 2002-01-31 | I.S.D. | Μια νεα δομη κυψελης μνημης με τροπο αναγνωσης μεσω ανιχνευσης ρευματος |
| JP2009506526A (ja) * | 2005-08-24 | 2009-02-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | サイド・ゲート及びトップ・ゲート読み出しトランジスタを有するデュアル・ポート型ゲインセル |
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