JPS60189964A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の利用分野］ 本発明は、半導体メモリおよびその製造方法に係り、特
に、大規模化、高信頼化に適する１トランジスタ型ダイ
ナミックＭＯＳメモリおよびその製造方法に関する。

〔発明の背景〕

半導体集積回路メモリの１つとして、ＭＯＳダイナミッ
クメモリは、１９７０年代初頭にＩＫｂのダイナミック
ランダムアクセスメモリ（以下ｄＲＡＭと略す）が発売
されてから５，３年に４倍の大規模化が達成されてきた
。しかるに、このメモリチップを入れるパッケージは、
主に１６ピンＤＩＰ（デュアルインパッケージ）が用い
られてきており、チップを入れるキャビティサイズも制
限されていることから、メモリチップも４倍の大規模化
に伴なってもたかだか１．４倍にしか増大していない。

従って、１記憶容量たる１ビット分のメモリセル面積も
大規模化に伴なって、大きく減少しており、４倍の大規
模化に伴なって約１／３に微小化している。キャパシタ
の容量Ｃは、Ｃ＝　Ｅ　Ａ／　ｔ　（ここでε：絶縁膜
の誘電率、Ａ：キャパシタ面積、ｔ：絶縁膜厚）で表わ
されるので、面積Ａが１７３になればεとｔが同じであ
る限りＣも又１／３になる。記憶容量としての信号量Ｓ
は電荷量Ｑに比例しており、このＱはＣと電圧■との積
であることから、Ａが小さくなれば比例してＱも小さく
なり、信号Ｓはそれに伴なって小さくなる。

雑音をＮとすれば、Ｓ／Ｎ比１よＳの減小に伴なって小
さくなり、回路動作上大きな問題となる。

従って、通常はＡの減少分をｔの減少分で補なつできて
おり、４Ｋｂ、１６Ｋｂ、６４Ｋｂと大規模化されるに
伴ない、典型的な５ｉｎＱ膜厚として１１００ｎ、７５
ｎｍ、５０ｎｍと薄くなってきた。

さらに最近、パッケージ等に含まれる重金属（Ｕ、Ｔｈ
等）から放射されるα粒子によってＳｉ基板内に約２０
０ｆＣの電荷が発生して、これが雑音となることが確認
され、信号量としてのＱも、はぼ２００ｆＣ以下にする
ことが動作上困難となってきた。

従って、絶縁膜をさらに加速して薄くすることが実行さ
れており、今度は、絶縁膜の絶縁破壊が問題となってき
た。５ｉｎ２の絶縁耐圧電界は最大１０　’　Ｖ　／ｃ
ｍであり、従って１０ｎｍの５ｉ０２はＩＯＶ印加によ
ってほとんど永久破壊を起こすか劣化する。また長期信
頼性を考慮すると、最大破壊電圧よりなるべく小さな電
圧で用いることが肝要となる。

〔発明の目的〕

本発明はこれらのメモリセルの微小化に伴なうα粒子に
よる擾乱、Ｓ／Ｎ比の悪化、絶縁耐圧の問題の深刻化に
対処するため、メモリセルを微小化してもなお絶縁膜厚
を減少することなく、キャパシタ面積Ａを保つかあるい
は増大する方法を提供するものである。

〔発明の概要〕

本発明の骨子は、第１にＳｉ基板に堀り込んだ溝の側壁
部をキャパシタの電極面として用いることにより、平面
面積を増大することなく電極面積を増大することにある
。これによって、絶縁膜を薄くしてその絶縁膜の破壊を
増大させることなく、所望のキャパシタ容量を得ること
ができる。

第２に、信号電荷を蓄積する領域を溝の内部とすること
により、α粒子による擾乱を防止することにある。

第３に、スイッチ用ＭＯＳトランジスタのソース、ドレ
インが基板シリコン上に形成された５ｔＯ２［［上のＳ
ｉ層内にあり、上記溝内の電荷蓄積用電極と、このソー
ス、又はドレインがＳｉＯ，上で接続されていることに
ある。これにより、α粒子による擾乱をメモリセルだけ
でなく、ビット線に対しても（いわゆるビット線モード
に対しても）防止することにある。第４に、スイッチ用
ＭＯ３のトランジスタのチャネル領域を、Ｓｉ基板と直
接接するごとく、形成されたＳｉ層の表面に形成するこ
とにある。これらにより、結晶性のよいＳｉ層上にスイ
ッチ用ＭＯ８のトランジスタを形成し、かつ、そのソー
ス・ドレインは５ｉｎＱ上にあり、電荷蓄積領域も５ｉ
ｎ２上にあるため、情報読み出しの高速性を無くすこと
なく、α粒子による擾乱を防止することが可能となる。

第１図に、絶縁グー１〜電界効果トランジスタ（以下Ｍ
Ｏ８）−ランジスタ）を用いた１トランジスタ型ダイナ
ミツクメモリセルの構成図を示すものであり、電荷を貯
えるキャパシタ１とスイッチ用ＭＯＳトランジスタ２で
構成され、スイッチトラ２ンジスタのドレインはビット
線３に接続されており、ゲートはワード線４に接続され
ている。

キャパシタｌに貯えた信号電荷をスイッチトランジスタ
２によって読み出すことによって動作が行われる。実際
のＮビットのメモリを構成するには、メモリアレーを構
成するが、大別して以下に述べる２つの方法がある。第
２図には信号を差動でとり出すセンスアンプ５に対し、
両側にビットＩｔｆ１３］と３２を配列するいわゆる″
開放ビット線″構成を示す。これは一本のワード線４１
に対して一方のビット線３１のみが電気的に交叉してい
るものであり、ビット線３１と３２の信号の差をセンス
アンプ５で検出するものである。

第３図は他方の′折り返しビットライン″構成を示すも
のであり、センスアンプ５に接続されている二本のビッ
ト線３１．３２が、平行に配列されており、一方のワー
ド線４１が二本のビット線３１．３２と交叉している。

後述する本発明の実施例は、主に折り返しビットライン
構成の場合を示ずが、同様に開放ビットライン構成にも
適用可能である。

第２図、第３図に示すように、ピッ１へ線３２の寄生容
量６の値を６０とし、メモリセルのキャパシタ１２の値
を０６とすれば、このメモリアレーの主要な性能指標の
一つがｃ　ｓ　／　ｃ　ｏとなる。このメモリアレーの
Ｓ／Ｎ比は（１：ｓ／Ｃｏと一対一対応しており、メモ
リセルのキャパシタの値を大きくすると同時に、ビット
ラインの寄生容量Ｃ０を小さくすることも同様にＳ／Ｎ
比を向上することになる。

第４図に折り返しビットライン方式のメモリセルの平面
の１例を示す。通常１１００ｎ以上の厚いフィールド酸
化膜に囲まれた活性領域７の一部がキャパシタを形成す
るため、プレート８で覆われている。スイッチトランジ
スタを形成する部分と、Ｓｉ基板上のドレインへビット
線電極接続を行うコンタクト孔９の部分はプレートが選
択的に除去されており（領域８０）、この部分にワード
線４１．４２が被着されて、スイッチトランジス５２を
形成している。理解を助けるために、第５図には、第４
図のＡＡで示した部分の断面図を示す。

以後説明の便のため、トランジスタはｎチャネル型を用
いた例を示す。ｐチャネル型にするには、一般にＳｉ基
板と拡散層の導電型をｎチャネルの場合と逆にすればよ
い。第５図に示した従来のメモリセルは、ｐ型１０Ω−
ａｍ程度のＳｉ基板１０上に、通常は１００〜１１００
０ｎ厚程度のフィールドＳｔＯ，膜１１を、５１ｇＮ４
を耐酸化マスクとして用いるいわゆるＬＯＣＯ５法等で
選択的に被着する。この後１０〜１１００ｎ厚のゲート
酸化膜１２を熱酸化法などによってＳｉ基板１０上に被
着する。この後リンやＡｓを添加した多結晶Ｓｔに代表
されるプレート８を選択的に被着し、この多結晶Ｓｉの
プレート８を酸化し、第１層間酸化膜１３を形成する。

しかる後に、多結晶ＳｔやＭＯシリサイドやあるいはり
フラクトリー金属（ＭｏやＷ）に代表されるワード線４
を被着し、リンやＡｓなどをイオン打込みすると、プレ
ート８とワード線４の被着されていない活性領域にｎ＋
の拡散層１５が形成されてスイッチ用ＭＯＳトランジス
タ２のソースとドレインになる。この後リンを含んだい
わゆるＣＶＤ法によるＰＳＧ１４を５００〜１０００ｎ
　ｍ被着し、ＡＱ電極で代表されるビット線３の拡散層
１５部への接続を行う処にコンタクト孔９を形成して、
ビット線３を選択的に被着する。

このメモリセルにおいては、記憶容量となるキャパシタ
１の領域１６は第４図の斜線で示される部分であり、メ
モリセル自体が小さくなればまた領域１６の部分も小さ
くなり、ゲート酸化膜１２を薄くしない限り、前に説明
した通りキャパシタ容量Ｃｓが小さくなりメモリ動作上
大きな障害となる。

上記説明では、プレート８とワード線４（すなわちスイ
ッチトランジスタ２のゲート）下の絶縁膜は同じ５ｉｎ
２膜１２としたが、キャパシタＣ８の値を大きくするこ
とを主目的とし、プレート８下の絶縁膜は５ｉｎＱとＳ
ｉ３Ｎ４のどちらか一方あるいは両方を用いて１層〜３
層構造の絶縁膜が用いられれることもある。

本発明は従来のこの構造の欠点を補ない、平面面積を拡
大することなく　Ｃｓを増大し、かつ、α線に対しメモ
リセルおよびビット線共に擾乱の少ない構造を実現する
ことを目的としている。

〔発明の実施例〕

以下実施例を用いて本発明の詳細な説明する。

まず第６図に本発明６１つの実施例の平面図を、第７図
にＢＢで切断した部分の断面図を示す。

第４図に示した従来のメモリセルと対比して異なる点は
第１にＳｉ基板１０に堀り込んだ溝１７の側壁部の主要
部を含む領域に低抵抗層を設け、これをプレート８とし
、この溝に埋め込んだ電極をキャパシタ電極２０とした
ところにあり、第２に、Ｗに埋め込んだキャパシタ電極
２０とスイッチトランジスタ部を同−Ｓｉ層で形成し、
スイッチトランジスタのｎ土層の一方はキャパシタ電極
２０とし、他方はビット線３に接続される拡散層１５と
し、かつ、スイッチトランジスタのチャネル部すなわち
ゲート電極下の領域のＳｔ層１０１は下方でＳｉ基板１
０と直接に接する構造とする点にある。

以下本発明にかかる半導体メモリの製造工程を詳細に記
す。第８図に示すようにＰ型、１〜２０Ωｃ１１のＳｉ
基板１０のメモリアレイを形成する領域に選択的に、よ
く知られた拡散法等によってＳｉ基板と同導電型の導電
′率１ΩｃＩ１１以下のＰ土層８を形成した。この後前
述のｔｏｃｏｓ法でフィールド酸化膜１１を形成した後
、ＦやＣＱを含むガス例えば、ＳＦ８やＣＣα４等を主
成分とした平行平板型プラズマエツチングで所定の大き
さの溝１７を形成する。通常は１〜５μｍ深さのエツチ
ング溝を形成するので、通常のホトレジストで一旦 Ｊｌ’ＣＶＤ　Ｓ　ｉ　ＯＱ膜などに溝のパターンを転
写し、このＣＶＤ膜をマスクとして、溝１７を形成する
。

ここでは、セル面積を縮小するためマスクでは単に他の
アクティブ素子を形成する領域など、溝を形成したくな
い領域でかっ、ＬＯＣＱＳの厚い酸化膜１１がない領域
１００．１００’などを覆い、溝は。

ＬＯＣＱＳの酸化膜と自己整合的に形成した。メモリア
レイ以外の周辺回路の素子は、Ｓｉ基板１０上図以降説
明を省略する。

この後，第９図に示すように、５ｉｎ９やＳｉ！ｌＮ４
の単層あるいはそれらの複合膜、あるいはＴａ９０５等
で代表されるキャパシタ絶縁膜１８を少なくとも溝内に
形成する。この後、所定の領域１００のＳｉ基板表面の
絶縁膜の除去後、エピタキシャル法により、約０．３μ
ｍの８１層を形成した。Ｓｔ層の厚さが溝１７の内壁間
隔の１７２以上であれば第９図に示すごとく溝１７はほ
ぼＳｔ層で埋めることができる。この時、Ｓｉ基板と直
接接する領域１０１近辺は単結晶のＳｔが、他の５ｉｎ
ｃｌ上は多結晶Ｓ　ｓ　２　０　’　＋　２　０　’　
ｓ１５が形成された。この後、さらに、単結晶５ｔ１０
１および多結晶Ｓｉ２０’，１５の接する領域近辺の特
性をよくするため、１０００℃以上の高温で短時間のア
ニールを行なった。

この後、溝に埋め込まれたＳｔ層を少なくとも含み、ス
イッチＭＯ８が形成されるべき領域１０１を除くように
、選択的にＰ又はＡｓをドーピングし、Ｎ土層とした（
２０’）。その後第１０図に示すように、８００〜１１
００℃の乾燥あるいは湿式酸化法で酸化し、０．１〜０
．２μｍの比較的厚い酸化膜５０（第１層間絶縁膜）を
上記Ｓｔ層のＮ，土層２０′上に形成し、スイッチトラ
ンジスタを形成すべきＳｔ層１０１上には１１０−５０
ｎのゲート酸化膜５１を形成し、さらにその上に多結晶
ＳｔやＭＯシリサイド、あるいはＭ　ｏ　。

Ｗ等のゲート（ワード線４）を被着する。その後、イオ
ン打込法でＡｓ等を打込み、ｎ十拡散層１５。

２０′を形成する。

さらにＣＶＤ　ＰＳＧで代表される第２層間絶縁膜１４
を被着してｎ十拡散層へのコンタクト孔９を形成し、Ａ
Ｑに代表されるビット線３を被着する。

このようにすることによって、キャパシタ１は、キャパ
シタ絶縁膜１８とそれをはさんだ二つの電極すなわちキ
ャパシタ電極２０とプレート８によって形成される。プ
レート８がＳｉ基板ＩＯと同じＰ型であるとすると、キ
ャパシタ電極２０が、正電位になるので最大の電位でプ
レート８表面が空乏化あるいは反転層が形成されないよ
うに十分にｐ型不純物濃度を高めておく必要がある。

本実施例ではＳｔ基板１０をｐ型プレート８をＰ生型と
し、かつ、プレート８をメモリアレイ全面としたが、プ
レート８に関しては、第７図に示したように溝のまわり
に限定してもさしつかえない。また、基板１０＆ｎ型に
して、プレート８をｐ＋にするとか、プレート８をｎ＋
にするなど各種の組み合せがとりうろことは当然である
。またＳｔ基板そのものにｐ１４１　／　Ｐｌ＋ｌ　、
　Ｎ　ｌ−１／　Ｎ　１″′。

ｐ　”　／　Ｎ”ｌ　、　Ｎｕ＋　／　ＰｊＮなどのエ
ピタキシャル基板を使用することもできる。

第１１図に本発明の他の実施例を示す９前述のキャパシ
タ電極２０はプレート８との間でキャパシタｌを形成し
ているが、本例は、第１層間絶縁膜５１を介して第２プ
レート５５を被着し、この間でもキャパシタを形成して
いる点に特徴がある。

この場合プレート８との間のキャパシタに本キャパシタ
が加わるのでより大容量のキャパシタを得ることができ
る。また、場合によっては、プレート８との間の絶縁［
１８を厚くして、実質的にプレート５５との間のキャパ
シタのみを用いることもできる。また接地電位にしうる
第２プレート５５はキャパシタ電極２０のシールドとも
なり雑音に強い。

以上の実施例では、Ｓｔ基板１０と直接接するＳｉ層の
穴２００は、ワード線４およびＳｉ層の内側にくるよう
に第６図において示されているが、わずかに外側にくる
ように形成されたとしても、はどんど問題とならない、
製造条件により、最適なレイアウトを選ぶことができる
。要はスイッチＭＯ３のＮ土層の主要部を５ｉｎＱ上へ
、チャネルの主要部をＳｔ基板に接するＳｉ層上へ形成
する点にある。

〔発明の効果〕

以上説明してきた如く、本発明によれば、スイッチＭＯ
８用トランジスタの特性を損なうことなく、キャパシタ
容量が大きく、かつ、α線による擾乱がほとんどないメ
モリセルを実現することができる。

【図面の簡単な説明】

第１図から第５図は、従来のメモリセルを説明する図、
第６図から第１１図は、それぞれ本発明の実施例を示す
図である。 １・・・キャパシタ、２・・・スイッチトランジスタ、
３・・・ビット線、４・・・ワード線、５・・・センス
アンプ、６・・・寄生容量、７・・・活性領域、８・・
・プレート、９・・・コンタクト孔、】０・・・Ｓｔ基
板、１１・・・フィールド酸化膜、１２・・・ゲート酸
化膜、１３・・・第１層間絶縁膜、１４・・・第２層間
絶縁膜、１５・・・拡散層、１６・・・キャパシタ領域
、１７・・・溝、１８・・・キャパシタ絶縁膜、２０・
・・キャパシタ電極、５０・・・第１層間絶縁膜、５１
・・・スイッチＭＯＳゲート絶縁膜、第　１　日 第　ｚ　口 １ 第　３　図 箇　４　口 第　Ｓ　図 ＄　６　口 第　７図 老ｇ［］、　□ 第１頁の続き ［株］１発　明　層　高　木　克　明　国分寺市東拓央
研究所内 ０発　明　者　堀　口　真　志　国分寺市東采央研究所
内 ［相］発　明　者　１）村　誠　男　国分寺市東采央研
究所内

Claims (1)

1. 【特許請求の範囲】 １、情報蓄積部がある容量と、絶縁ゲート形電界効果ト
   ランジスタを含んでなり、上記容量は、半導体基板に形
   成された溝の内部に、上記電界効果トランジスタのソー
   スもしくはドレインと電気的に接続されたキャパシタ電
   極の主部を有し、上記電界効果トランジスタは、一部類
   域は半導体基板上に直接接し、他の領域は絶縁膜上に形
   成された第２の半導体層に形成され、該トランジスタは
   、上記第２の半導体層の絶縁膜上に形成された領域にソ
   ースおよびドレインの主たる領域を有し、上記第２の半
   導体層の半導体基板に直接接した領域上に、チャネルの
   主たる領域を有することを特徴とする半導体メモリ。 ２、メモリセルが形成されるべき領域の半導体基板の表
   面濃度が、１０”ｃ＋＋１−”以上であることを特徴と
   する特許請求の範囲第１項記載の半導体メモリ。 ３、上記半導体基板をシリコン、第２の半導体層が、エ
   ピタキシャル法により形成されたシリコン層であること
   を特徴とする特許請求の範囲第１項記載の半導体メモリ
   。 ４、上記半導体基板をシリコンとし、第２の半導体層は
   、多結晶シリコンを堆積したのち、アニールにより、部
   分的に結晶化させることにより形成された層であること
   を特徴とする特許請求の範囲第１項記載の半導体メモリ
   。