JPH01307842A - 大規模集積回路内部のタイミング検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マイクロプログラム命令制御方式の計算機において、該
計算機を構成する大規模集積回路内部のタイミングを検
出する方式に関し、 大規模集積回路内部の所定のタイミングを容易に検出出
来るようにすることを目的とし、大規模集積回路により
構成され、マイクロプログラム命令により動作する計算
機において、該大規模集積回路内に該マイクロプログラ
ム命令では使用しない未定義コードを解析し、該未定義
コードが指示する正論理又は負論理を該大規模集積回路
の未使用の端子に送出する手段を設け、該マイクロプロ
グラム命令の任意のステップの後に、該未定義コードを
設定することにより、該ステップを実行した直後に、該
大規模集積回路の未使用端子に正論理又は負論理を送出
させる構成とする。

〔産業上の利用分野〕

本発明はマイクロプログラム命令制御方式〇計算機に係
り、特に該計算機を構成する大規模集積回路（以後ＬＳ
ｉと略す）内部のタイミングを検出する方式に関する。

近年、計算機が広く世の中に普及するに伴い、より一層
の小型化、高信頼化、低価格化及び高性能化が求められ
るようになって来た。このため、半導体技術の進展にあ
わせて計算機を構成する回路のＬＳｉ化が進んでいる。

しかし、回路をＬＳｉ化すると、ＬＳｉ内部の細かな制
御信号を直接観測することが出来なくなるが、不都合の
無いことが必要である。

〔従来の技術〕

計算機の小型化、高信頼化、低価格化及び高性能化をは
かる場合、一般に計算機の回路を極力ＬＳｉ化するよう
にしている。そして、例えばＬＳｉ化された論理回路は
数百ゲート以上の集積度を持ち、ＬＳｉの端子には、該
ＬＳｉが必要とする入力信号と、該ＬＳｉ内部で処理さ
れた結果が送出される出力信号がのみが接続されており
、Ｌ　Ｓｉ内部回路の制御信号等は接続されていない。

〔発明が解決しようとする課題〕

上記の如く、従来は計算機の回路をＬＳｉ化することに
より、ＬＳｉ内部回路の制御信号を直接観測することが
出来ないため、障害が発生しても所定のタイミングを調
べることが非常に困難であり、計算機の開発工数や試験
工数が増大し、納期が遅延したり、コストが上昇すると
いう問題がある。

本発明はこのような問題点に鑑み、ＬＳｉ内にマイクロ
プログラム命令の未定義コードを解析し、この未定義コ
ードが指示する正論理又は負論理をＬＳｉの未使用の端
子に送出させる回路を設け、マイクロプログラム命令の
任意のステップまでを実行した直後に、ＬＳｉの未使用
端子に正論理又は負論理を送出させ、ＬＳｉ内部の所定
のタイミングを容易に検出出来るようにすることを目的
としている。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

ＬＳｉｌは端子Ａから入力する信号に基づき、内部に構
成されているプロセッサが起動してマイクロプログラム
命令に基づき動作する。即ち、該プロセッサを構成する
複数のゲート回路等が動作し、処理された結果や他の回
路等に送出する信号が端子Ｂに送出される。

送出手段２は、プロセッサがマイクロプログラム命令の
中に設定された未定義コードを検出した時、この未定義
コードを解析して、この未定義コードが指示する正論理
又は負論理を、例えば、ＬＳｉｌの未使用端子Ｃ又はＤ
に送出する。

〔作用〕

上記の如く構成することにより、送出手段２はＬＳｉｌ
のプロセッサがマイクロプログラム命令を実行中に、該
マイクロプログラム命令の中に設定された未定義コード
を検出した時、ＬＳｉｌの未使用端子Ｃ又はＤに“１”
又は“Ｏ”を送出するため、マイクロプログラム命令の
任意のステ、ノブの後に未定義コードを設定し、この未
使用端子Ｃ又はＤの信号パターンを監視することで、マ
イクロプログラム命令の任意のステップを実行した直後
のタイミングを知ることが出来る。

〔実施例〕

第２図は本発明の一実施例を示す回路のブロック図で、
同図（ａ）は、大規模集積回路とその制御部の構成を示
すブロック図であり、同図（ｂ）は、未定義コードの検
出を行う回路構成を示すブロック図である。又、第３図
は第２図の動作を説明する図である。

図において、１０はＬＳｉであり、ハス制御部１１、命
令解読部１２、制御部１３、実行部１４とから構成され
て成るもの、２０は端末装置であり、ＬＳ　ｉ　１０を
動作させるための起動指示を端末装置制御インタフェー
ス部２１を介して発するもの、２３はメモリであり、Ｌ
ＳｉｌＯを動作させるためのマイクロプログラムを格納
しており、端末装置２０の指示に応じて、メモリ制御イ
ンタフェース部２４、バス制御部１１を介してマクロ命
令を命令解読部１２に与えるもの、２５は回線制御イン
タフェース部であり、ＬＳ　ｉ　１０の試験結果をホス
トコンピュータに送信するためのもの、２６はディスク
装置であり、ディスク制御インタフェース部２７を介し
て与えられる被試験ＬＳｉの試験結果を格納するための
ものである。

又、バス制御部１１は、ハス２８の獲得の処理等を行う
ものであり、ハス２８を介して与えられたマクロ命令を
命令解読部１２に与えると共に、実行部１４を介して得
られたデータをバス２８側に送出するものであり、命令
解読部１２は、マイクロプログラム命令を格納する内部
メモリ１２ａ、内部メモリ１２ａより読出されたマイク
ロプログラム命令を保持するレジスタ１２ｂとを備え、
与えられたマクロ命令に対応するマイクロプログラム命
令をレジスタ１２ｂに出力するもの、実行部１４は与え
られたデータのシフト、加算、ビットの処理等を行い、
得られた結果をハス制御部１１を介して送出するもの、
制御部１３はレジスタ１２ｂにセットされた内容に応じ
て前述した加算等の処理を実行するよ・うに実行部１４
に対して制御信号を出力するものである。

尚、図示していないが、ＬＳｉｌＯは、コネクタを介し
てバス制御部１１とバス２８とを接続している。

更に、ＬＳｉｌＯは第２図（ｂ）に示すように、レジス
タ１２ｂにセットされた内容をデコードするデコード回
路（第２図（ａ）中には図示していない）１００を備え
ている。

このデコード回路１００は、反転回路１０１．１０２．
１０３及びＡＮＤ回路１１０．１１１．１１２．１１３
．１１４．１１５．１１６．１１７からなり、レジスタ
１２ｂのフィールド■の内容が“０００”の時に、ＡＮ
Ｄ回路１１０のみが′１”を出力し、同時にその内容が
“００１”の時に、ＡＮＤ回路１１１のみが１”を、０
１０”の時、ＡＮＤ回路１１２のみが“１”を出力し、
“０１１”の時、ＡＮＤ回路１１３のみが“１”を、“
１００”の時、ＡＮＤ回路１１４のみが“１”を、”１
０１”（７）ＩＩ、ＡＮＤ回路１１５のみが“１ｍを、
“１１０”の時、ＡＮＤ回路１１６のみが“１”を、“
１１１”の時、ＡＮＤ回路１１７のみが“１”を出力す
るように構成されている。

そして、ＡＮＤ回路１１０からＡＮＤ回路１１・１まで
の出力が制御部１３へ与えられ、Ａ　Ｎ　Ｄ回路１１５
からＡ　Ｎ　Ｄ回路１１７迄の出力が図示しない未使用
の外部出力ビンに与えられる。

従って、ＬＳｉｌＯは、ハス制御部１１を介して与えら
れるマクロ命令に応じて、命令解読部１２により対応す
るマイクロプログラム命令が読出され、このマイクロプ
ログラム命令の指示する処理が制御部１３、実行部１４
により行われ、バス制御部１１を介して出力される。

即ち、ＬＳｉｌＯの図示しない出力ビンを介してバス２
８に信号が出力される。

一方、デコード回路１００は、レジスタ１２ｂにセット
されたマイクロプログラム命令中に設定された未定義コ
ードを検出した時、この未定義コードをデコードして、
この未定義コードが指示する正論理又は負論理を、外部
出力ビン中の未使用端子Ｃ，Ｄ、　Ｅに出力する。

第３図（ａ）はＬＳｉの端子配列の一例を示す。−船釣
に大規模なゲートアレイでは、未使用の端子が複数あり
、例えば、端子Ｃ，Ｄ、Ｅは未使用である。

第３図（ｂ）はマイクロプログラム命令のフォーマット
の一例を示す。本例ではフィールド■がらフィールド■
まであり、各フィールドにはプロセッサに所定の機能を
実現させる命令がコードで書込まれている。

そして、例えば、フィールド■は３ビツトのコードで形
成され、第３図（Ｃ）に示す如く、８種類の機能を割当
てることが出来る。

そして、ピントパターン“０００”に割当てられた機能
は、フィールド■では何もしないことを指示する無操作
であり、ビットパターン“００１”に割当てられた機能
は、シフトレジスタ等に対する１ビツト右シフトを指示
しており、ビットパターン“０１０”に割当てられた機
能はエビノド左シフトを指示しており、ビットパターン
“０１１″に割当てられた機能は２ビツト右シフトを指
示しており、ビットパターン“１００”に割当てられた
態化は２ビツト左シフトを指示しており、ビットパター
ン“１０１”′“１１０”１１１”は未使用、即ち、未
定義である。

本発明はこの未定義のコードを利用して、第３図（ｃｌ
）に示す如く、例えば、ビットパターン“１０１”には
、未使用端子Ｃに“１″を送出し、その他の未使用端子
り、Ｅに“０”を送出することを指示する機能を付与し
、ビットパターン“１１０”には、未使用端子りに“１
”を送出し、その他の未使用端子Ｃ９Ｅに“０″を送出
することを指示する機能を付与し、ビットパターン“１
１１”には、未使用端子已に１″を送出し、その他の未
使用端子Ｃ，Ｄに“０”を送出することを指示する機能
を付与する。

そして、マイクロプログラム命令には、第３図ｔｅｌに
示す如く、各ステップＯ−■の中のステップ■の後のス
テップ０に、例えば、ビットパターン“１０１”を書込
んでおくと、第２図に示すデコード回路１００は、この
未定義コードをデコードし、前記の如く、ＬＳｉｌの未
使用端子Ｃに“１”を送出し、未使用端子り、Ｅに“０
”を送出する。

従って、ＬＳｉｌの端子Ｃ，Ｄ、　　Ｅの信号パターン
を監視していれば、マイクロプログラム命令のステップ
０を実行した直後のタイミングを検出することが出来る
。

即ち、この未使用端子Ｃ，Ｄ、Ｅからの出力信号を、図
示しないコネクタを介して端末装置側等で検出するよう
に構成することで、端末装置によりマクロ命令の起動時
からどの時刻でタイミング信号が得られたかを判断する
ことが出来る。

又、例えば、ステップ０の後のステップ＠に、ビットパ
ターン“１１０”を書込んでおくと、デコード回路１０
０は、この未定義コードをデコードし、ＬＳｉｌの未使
用端子りに“１”を送出し、未使用端子Ｃ，Ｅに“０″
を送出する。そして、ステップ■の後のステップ０に、
ビットパターン“１１１”を書込んでおくと、デコード
回路１００は、この未定義コードをデコードし、ＬＳｉ
ｌの未使用端子已に“１″を送出し、未使用端子Ｃ，Ｄ
に“０”を送出する。

第３図［ｆ）はマイクロプログラム命令の分１岐の実行
を検出する場合を示し、マイクロプログラム命令のステ
ップ［相］が分岐を指示しているとすると、分岐先ルー
チンの先頭ステップ［相］にビットパターン“１０１ｎ
を書込んでおくと、第２図に示すデコード回路１００は
、この未定義コードをデコードし、前記の如く、ＬＳｉ
ｌの未使用端子Ｃに“１”を送出し、未使用端子り、　
　Ｈに“０”を送出する。

又、分岐先ルーチンの先頭ステップＯにビットパターン
“１１０”を書込んでおくと、デコード回路１００は、
この未定義コードをデコードし、ＬＳｉｌの未使用端子
りに“１”を送出し、未使用端子Ｃ，Ｅに“Ｏ”を送出
する。

又、分岐先ルーチンの先頭ステップ［相］にビットパタ
ーン“１１１”を書込んでおくと、デコード回路１００
は、この未定義コードをデコードし、ＬＳｉｌの未使用
端子Ｅに“１”を送出し、未使用端子Ｃ，Ｄに“０”を
送出する。

従って、ＬＳｉｌの端子Ｃ，Ｄ、Ｅの信号パターンを監
視していれば、マイクロプログラム命令の分岐命令が実
行され、且つ、指定された分岐先にジャンプしたかを知
ることが出来る。

本実施例では未使用端子を３個使用したが、この数は任
意の数で良いことは勿論である。

〔発明の効果〕

以上説明した如く、本発明はＬＳｉ内部の所定のタイミ
ングを調べることが非常に容易となる。

従って、ＬＳｉを使用する計算機の開発工数や試験工数
を削減し、納期遅延やコストの上昇を防止することが出
来る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路のブロック図、 第３図は第２図の動作を説明する図である。 図において、 １はＬＳｉ、　　　　２は送出手段、 １０は大規模集積回路、１１はハス制御部、１２は命令
解読部、　　１３は制御部、１４は実行部、　　　　２
ｏは端末装置、２１は端末装置側＜ＩＩインタフェース
部、２３はメモリ、 ２４はメモリ制御インタフェース部、 ２５は回線制御インタフェース部、 ２６はディスク装置、 ２７はディスク制御インタフェース部、２８はハス、　
　　　　１００はデコード回路、１０１〜１０３は反転
回路、 １１０〜１１７はＡＮＤ回路である。 千腎回月の凍モ匡フロ・７２図 亭　　１　　日 （α） （１）’） ゛輝Ｐ２０の重力４Ｔ−８光１月するにヰ　３　図（千
の１） Ｃｆ） 不２０の敷１７と３尤１月１６２ 千３　ｇ　（ンの２）

Claims (1)

1. 【特許請求の範囲】 大規模集積回路（１）により構成され、マイクロプログ
   ラム命令により動作する計算機において、該大規模集積
   回路（１）内に、該マイクロプログラム命令では使用し
   ない未定義コードを解析し、該未定義コードが指示する
   正論理又は負論理を該大規模集積回路（１）の未使用の
   端子に送出する手段（２）を設け、 該マイクロプログラム命令の任意のステップの後に、該
   未定義コードを設定することにより、該ステップを実行
   した直後に、該大規模集積回路（１）の未使用端子に正
   論理又は負論理を送出させることを特徴とする大規模集
   積回路内部のタイミング検出方式。