JPH02271432A - マイクロコード試験方法及びその装置 - Google Patents
マイクロコード試験方法及びその装置Info
- Publication number
- JPH02271432A JPH02271432A JP1093366A JP9336689A JPH02271432A JP H02271432 A JPH02271432 A JP H02271432A JP 1093366 A JP1093366 A JP 1093366A JP 9336689 A JP9336689 A JP 9336689A JP H02271432 A JPH02271432 A JP H02271432A
- Authority
- JP
- Japan
- Prior art keywords
- microcode
- error
- parity check
- section
- calculation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0766—Error or fault reporting or storing
- G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Software Systems (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の目的〕
（産業上の利用分野）
本発明は、中央演算処理装置（ＣＰ Ｕ）における演算
部の演算動作を制御するためのマイクロコードの正否を
試験する方法及びその装置に関するものである。
部の演算動作を制御するためのマイクロコードの正否を
試験する方法及びその装置に関するものである。
（従来の技術）
ＣＰＵ内の演算部の演算動作は、同じＣＰＵ内部のＲＯ
Ｍに記憶されているマイクロコードによって制御される
。このマイクロコードに誤りがあると正常な演算動作が
行われないため、その正否を試験する必要がある。
Ｍに記憶されているマイクロコードによって制御される
。このマイクロコードに誤りがあると正常な演算動作が
行われないため、その正否を試験する必要がある。
ＲＯＭをＣＰＵから独立させて１チツプに設けた場合に
は、そのＲＯＭのみを回路から取り外し・て全でのマイ
クロコードを読み出し、その正否を試験することができ
る。このような場合はマイクロコードを直接試験できる
ため、テストに長時間を必要とせず問題はない。
は、そのＲＯＭのみを回路から取り外し・て全でのマイ
クロコードを読み出し、その正否を試験することができ
る。このような場合はマイクロコードを直接試験できる
ため、テストに長時間を必要とせず問題はない。
ところが、このＲＯＭが他の演算部や制御部とともに１
チツプ内に形成されている場合には、このＲＯＭのみを
取り出して試験をすることはできない。そこでこのよう
な場合には、ある演算を演算部にさせる度に、入力と出
力結果が予めわかっている試験用の演算を行わせ、その
演算結果をチエツクすることにより行っていた。例えば
１＋２という加算を行いたい場合に、この演算を行った
あとに演算結果が既にわかっているＯ＋０や。
チツプ内に形成されている場合には、このＲＯＭのみを
取り出して試験をすることはできない。そこでこのよう
な場合には、ある演算を演算部にさせる度に、入力と出
力結果が予めわかっている試験用の演算を行わせ、その
演算結果をチエツクすることにより行っていた。例えば
１＋２という加算を行いたい場合に、この演算を行った
あとに演算結果が既にわかっているＯ＋０や。
１＋９．１＋９９等の加算を複数回行う。そしてそれぞ
れの加算値をチエツクし、正しい場合にはこのマイクロ
コードは正常であり、誤りが存在した場合には不良であ
ると判断する。このように、一つの演算を行う度に試験
用の演算命令を与え、その命令に対する一つ一つの演算
結果をくまなくチエツクすることにより試験を行ってい
た。
れの加算値をチエツクし、正しい場合にはこのマイクロ
コードは正常であり、誤りが存在した場合には不良であ
ると判断する。このように、一つの演算を行う度に試験
用の演算命令を与え、その命令に対する一つ一つの演算
結果をくまなくチエツクすることにより試験を行ってい
た。
（発明が解決しようとする課題）
しかし最近のコンピュータでは命令体系が複雑化してお
り、これに伴ってマイクロコード自体も増加しているた
め、試験すべき要素が増えている。
り、これに伴ってマイクロコード自体も増加しているた
め、試験すべき要素が増えている。
従って試験用の演算も、ある演算毎に１００回以上も行
う必要があり、試験に多くの時間を浪費していた。また
このような試験用の演算を行わせるソフトウェアの開発
にも多くの時制を必要としており、多大な経費を要して
いた。さらに開発された試験用のソフトウェア自体が複
雑なために誤りが存在し、試験結果に対する信頼性が十
分に高くはないという問題もあった。
う必要があり、試験に多くの時間を浪費していた。また
このような試験用の演算を行わせるソフトウェアの開発
にも多くの時制を必要としており、多大な経費を要して
いた。さらに開発された試験用のソフトウェア自体が複
雑なために誤りが存在し、試験結果に対する信頼性が十
分に高くはないという問題もあった。
本発明は上記事情に鑑み、マイクロコードの試験に要す
る時間を短縮化し、経費削減をもたらし得ると共に、信
頼性の高いマイクロコード試験方法及びその装置を提供
することを目的とする。
る時間を短縮化し、経費削減をもたらし得ると共に、信
頼性の高いマイクロコード試験方法及びその装置を提供
することを目的とする。
（課題を解決するための手段）
本発明のマイクロコード試験方法は、マイクロコードに
パリティチェック用のデータを設定し、マイクロコード
記憶手段から出力されたこのマイクロコードを、パリテ
ィチェック部によりそれぞれのマイクロコード毎にパリ
ティチェックして誤りを検出し、誤りが検出された場合
には、誤り通知部から演算部に対して誤り検出を通知す
ることを特徴としている。
パリティチェック用のデータを設定し、マイクロコード
記憶手段から出力されたこのマイクロコードを、パリテ
ィチェック部によりそれぞれのマイクロコード毎にパリ
ティチェックして誤りを検出し、誤りが検出された場合
には、誤り通知部から演算部に対して誤り検出を通知す
ることを特徴としている。
ここで誤り通知部が行う誤りの通知は、演算部に異常な
データを与えて演算動作を暴走させることによって行っ
てもよい。
データを与えて演算動作を暴走させることによって行っ
てもよい。
本発明のマイクロコード試験装置は、マイクロコード記
憶手段から出力されたパリティチェック用のデータが設
定されているマイクロコードをそれぞれのマイクロコー
ド毎にパリティチェックして誤りを検出するパリティチ
ェック部と、このパリティチェック部が誤りを検出した
場合に前記マイクロコードによって動作を制御される演
算部に通知する誤り通知部とを備えたことを特徴として
いる。
憶手段から出力されたパリティチェック用のデータが設
定されているマイクロコードをそれぞれのマイクロコー
ド毎にパリティチェックして誤りを検出するパリティチ
ェック部と、このパリティチェック部が誤りを検出した
場合に前記マイクロコードによって動作を制御される演
算部に通知する誤り通知部とを備えたことを特徴として
いる。
ここで誤り通知部は、パリティチェック部が誤りを検出
した場合に演算部に異常なデータを与えて演算動作を暴
走させることによって誤りを通知するものであってもよ
い。
した場合に演算部に異常なデータを与えて演算動作を暴
走させることによって誤りを通知するものであってもよ
い。
（作 用）
マイクロコードにはパリティチェック用のデータが設定
されている。このマイクロコードが記憶手段から出力さ
れ、パリティチェック部においてパリティチェックがな
される。この結果マイクロコードに誤りが検出されると
、誤り通知部から演算部に対し、誤りが存在することが
通知される。
されている。このマイクロコードが記憶手段から出力さ
れ、パリティチェック部においてパリティチェックがな
される。この結果マイクロコードに誤りが検出されると
、誤り通知部から演算部に対し、誤りが存在することが
通知される。
ここで誤り通知部が、演算部に異常なデータを与えるこ
とによっても誤りの通知がなされ得る。
とによっても誤りの通知がなされ得る。
（実施例）
本発明の一実施例について、図面を参照して説明する。
従来はマイクロフードの試験をソフトウェアのみにより
行っていたのに対し、本実施例はハードウェアである試
験装置を用いて行う点が異なっている。
行っていたのに対し、本実施例はハードウェアである試
験装置を用いて行う点が異なっている。
第１図に本実施例を適用した回路構成を示す。
命令レジスタ５は、図示されていないキーボードや補助
記憶装置から与えられたマクロなレベルの命令を一時的
に記憶するもので、アドレスデコーダ６に出力する。ま
たアドレスデコーダ６には、それぞれの命令を与えると
きのタイミングをとるタイミングステートＴｌ、Ｔ２．
Ｔ３も与えられる。
記憶装置から与えられたマクロなレベルの命令を一時的
に記憶するもので、アドレスデコーダ６に出力する。ま
たアドレスデコーダ６には、それぞれの命令を与えると
きのタイミングをとるタイミングステートＴｌ、Ｔ２．
Ｔ３も与えられる。
アドレスデコーダ６は、与えられた命令を解読してＲＯ
ＭＩにおける番地を指定するものである。
ＭＩにおける番地を指定するものである。
ＲＯＭＩは、図示されていない演算部の動作を制御する
マイクロコードを記憶している。このマイクロコードは
ｎビットであり、これに１ビツトのパリティチェック用
のデータが加えられている。
マイクロコードを記憶している。このマイクロコードは
ｎビットであり、これに１ビツトのパリティチェック用
のデータが加えられている。
このパリティデータは、マイクロコードに存在する１の
数が奇数ならば１を、偶数ならば０を付加することによ
り、全体の１の数が偶数になるように設定されている。
数が奇数ならば１を、偶数ならば０を付加することによ
り、全体の１の数が偶数になるように設定されている。
このようなマイクロコードのうち、アドレスデコーダ６
により指定された番地に記憶されているものが出力され
る。
により指定された番地に記憶されているものが出力され
る。
そして出力されたマイクロコードの全てを、点線で囲ま
れたパリティチェック部２、誤り保持部３及び演算動作
暴走発生部４を備えた本実施例の試験装置によって試験
を行う。
れたパリティチェック部２、誤り保持部３及び演算動作
暴走発生部４を備えた本実施例の試験装置によって試験
を行う。
パリティチェック部２では、マイクロコードの一桁目と
二桁目とを排他的論理和ゲートＥ１に人力させ、この出
力とマイクロコードの三桁目とを排他的論理和ゲートＥ
２に人力する。このようにしてそれぞれ順に演算を行い
、マイクロコードのｎ−１桁目とｎ桁目とを排他的論理
和ゲートＥｎ−１に人力し、最後にこの出力とパリティ
データとを排他的論理和ゲートＥｎに人力する。このよ
うにして排他的論理和ゲートＥｎから出力されたものは
、マイクロコードが正常である限り上述したパリティデ
ータの存在によって常に０となる。ところがＩＣを製造
する過程で生じた不具合等が原因となって正規のマイク
ロコードが出力されず、０桁の数字のうち１つ誤りがあ
ると全ての１の数が奇数となり、排他的論理和ゲートＥ
ｎからは１が出力される。
二桁目とを排他的論理和ゲートＥ１に人力させ、この出
力とマイクロコードの三桁目とを排他的論理和ゲートＥ
２に人力する。このようにしてそれぞれ順に演算を行い
、マイクロコードのｎ−１桁目とｎ桁目とを排他的論理
和ゲートＥｎ−１に人力し、最後にこの出力とパリティ
データとを排他的論理和ゲートＥｎに人力する。このよ
うにして排他的論理和ゲートＥｎから出力されたものは
、マイクロコードが正常である限り上述したパリティデ
ータの存在によって常に０となる。ところがＩＣを製造
する過程で生じた不具合等が原因となって正規のマイク
ロコードが出力されず、０桁の数字のうち１つ誤りがあ
ると全ての１の数が奇数となり、排他的論理和ゲートＥ
ｎからは１が出力される。
排他的論理和ゲートＥｎから出力されたものは、フリッ
プフロップ回路で構成された誤り保持部３で一時的に保
持される。この誤り保持部３では、リセット人力がある
までは、排他的論理和ゲートＥｈから出力されたデータ
を反転したものを出力し続ける。つまりマイクロコード
が正常であれば１のデータの出力を維持し、誤りが存在
すると０のデータを出力することになる。
プフロップ回路で構成された誤り保持部３で一時的に保
持される。この誤り保持部３では、リセット人力がある
までは、排他的論理和ゲートＥｈから出力されたデータ
を反転したものを出力し続ける。つまりマイクロコード
が正常であれば１のデータの出力を維持し、誤りが存在
すると０のデータを出力することになる。
この誤り保持部３からの出力は演算動作暴走発生部４に
与えられる。この演算動作暴走発生部４は誤り通知部に
相当するもので、論理積ゲートＡで構成され、誤り保持
部３からの出力とタイミングステートＴ１とが入力され
る。誤り保持部３から与えられたデータが１の場合、即
ちマイクロコードが正常の場合にはタイミングステート
Ｔ１をそのままアドレスデコーダ６に与える。しかし誤
り保持部３からのデータが０の場合、即ちマイクロコー
ドに誤りがある場合にはタイミングステートＴ１は全く
アドレスデコーダ６に与えられなくなる。これにより、
各命令のタイミングがとれなくなって演算部における動
作が暴走することになる。この結果、マイクロコードに
誤りがあったことが検出されることになる。
与えられる。この演算動作暴走発生部４は誤り通知部に
相当するもので、論理積ゲートＡで構成され、誤り保持
部３からの出力とタイミングステートＴ１とが入力され
る。誤り保持部３から与えられたデータが１の場合、即
ちマイクロコードが正常の場合にはタイミングステート
Ｔ１をそのままアドレスデコーダ６に与える。しかし誤
り保持部３からのデータが０の場合、即ちマイクロコー
ドに誤りがある場合にはタイミングステートＴ１は全く
アドレスデコーダ６に与えられなくなる。これにより、
各命令のタイミングがとれなくなって演算部における動
作が暴走することになる。この結果、マイクロコードに
誤りがあったことが検出されることになる。
以上のようなパリティチェックによって行う試験は、演
算毎に試験用演算を１００回以上行っていた従来の試験
よりも、極めて短時間で行うことができる。またパリテ
ィチェック部２、誤り保持部３及び演算動作暴走発生部
４を備えた装置を付加させて行うため、複雑で誤りが存
在しやすいソフトウェアのみによって試験を行う場合よ
りも、試験結果に対する信頼性を高めることができる。
算毎に試験用演算を１００回以上行っていた従来の試験
よりも、極めて短時間で行うことができる。またパリテ
ィチェック部２、誤り保持部３及び演算動作暴走発生部
４を備えた装置を付加させて行うため、複雑で誤りが存
在しやすいソフトウェアのみによって試験を行う場合よ
りも、試験結果に対する信頼性を高めることができる。
また試験用ソフトウェアを開発する時間も短縮すること
が可能であり、試験に要する経費を削減することができ
る。
が可能であり、試験に要する経費を削減することができ
る。
本実施例ではパリティチェック用のデータを１ビツトし
か設けていないため、１つのマイクロコードに２つのｚ
ｌりが存在した場合には検出は不可能である。より信頼
性を向上させるためには、パリティデータを２ビット以
上設けることによって可能であるが、通常は同時に２つ
の誤りが存在することは極めてまれであるので、１ビツ
トで十分である。またこのようなパリティチェックの他
に、従来と同様な試験用演算を行うことで信頼性を高め
ることができる。この場合には、従来は１００回以上の
演算が必要であったが１０回程度に減らすことが可能で
あり、やはり試験時間の短縮化が可能である。
か設けていないため、１つのマイクロコードに２つのｚ
ｌりが存在した場合には検出は不可能である。より信頼
性を向上させるためには、パリティデータを２ビット以
上設けることによって可能であるが、通常は同時に２つ
の誤りが存在することは極めてまれであるので、１ビツ
トで十分である。またこのようなパリティチェックの他
に、従来と同様な試験用演算を行うことで信頼性を高め
ることができる。この場合には、従来は１００回以上の
演算が必要であったが１０回程度に減らすことが可能で
あり、やはり試験時間の短縮化が可能である。
次にこの場合の試験時間と、試験によって誤りが検出さ
れなかったマイクロコードが正常である確率を示す正確
度との関係を第２図に示す。この正確度の数値が高い程
、試験結果の信頼性が高いことになる。従来の方法で試
験を行った場合を実線で示し、本実施例によるパリティ
チェック及び試験用演算を併用した場合を一点鎖線で示
す。
れなかったマイクロコードが正常である確率を示す正確
度との関係を第２図に示す。この正確度の数値が高い程
、試験結果の信頼性が高いことになる。従来の方法で試
験を行った場合を実線で示し、本実施例によるパリティ
チェック及び試験用演算を併用した場合を一点鎖線で示
す。
点鎖線の場合における試験時間の増加は、試験用ｒｊｒ
算の回数を増やしたことを意味している。
算の回数を増やしたことを意味している。
例えば、従来の試験方法では、試験時間を３秒にした場
合には正確度は６５％であり、９９％以上にするために
は９秒以上の時間が必要だったとする。この場合、従来
のようなソフトウェアのみで試験を行う方法では正確度
を上げるには長い試験時間を必要とし、経費の増大を招
く。
合には正確度は６５％であり、９９％以上にするために
は９秒以上の時間が必要だったとする。この場合、従来
のようなソフトウェアのみで試験を行う方法では正確度
を上げるには長い試験時間を必要とし、経費の増大を招
く。
これに対し、本実施例による試験方法では３秒間試験を
行えば例えば９９％の正確度を得ることができる。この
ように本実施例によれば、一つ一つのマイクロコードに
パリティチェックを行うことで、短時間で飛躍的に試験
の信頼性を向上させることができる。
行えば例えば９９％の正確度を得ることができる。この
ように本実施例によれば、一つ一つのマイクロコードに
パリティチェックを行うことで、短時間で飛躍的に試験
の信頼性を向上させることができる。
上述した実施例は一例であって、本発明を限定するもの
ではない。例えば本実施例では、パリティデータは全て
の１の数が常に偶数になるように設定されているが、奇
数になるように設定されていてもよい。また誤りが検出
された場合における演算部への通知は、実施例と異なる
ものであってもよい。例えば演算部に与える命令を全て
０にするなど、異常なデータを与えて暴走させてもよい
。
ではない。例えば本実施例では、パリティデータは全て
の１の数が常に偶数になるように設定されているが、奇
数になるように設定されていてもよい。また誤りが検出
された場合における演算部への通知は、実施例と異なる
ものであってもよい。例えば演算部に与える命令を全て
０にするなど、異常なデータを与えて暴走させてもよい
。
また誤りが存在することを演算部に通知し、その誤りを
データとして読み取り、ソフトウェアにより正常動作と
異なる動作をさせてもよい。
データとして読み取り、ソフトウェアにより正常動作と
異なる動作をさせてもよい。
以上説明したように本発明のマイクロコード試験方法に
よれば、マイクロコード毎にパリティチェックが行われ
、誤りが検出されると演算部に通知されるため、短い試
験時間によって高い精度で誤りを検出することが可能で
あり、経費削減をもたらすことができる。またこのよう
な試験は、本発明のマイクロコード試験装置を用いるこ
とによって行うことが可能である。
よれば、マイクロコード毎にパリティチェックが行われ
、誤りが検出されると演算部に通知されるため、短い試
験時間によって高い精度で誤りを検出することが可能で
あり、経費削減をもたらすことができる。またこのよう
な試験は、本発明のマイクロコード試験装置を用いるこ
とによって行うことが可能である。
１・・・ＲＯＭ、２・・・パリティチェック部、３・・
・誤り保持部、４・・・演算動作暴走発生部、５・・・
命令レジスタ、６・・・アドレスデコーダ。
・誤り保持部、４・・・演算動作暴走発生部、５・・・
命令レジスタ、６・・・アドレスデコーダ。
Claims (1)
- 【特許請求の範囲】 １、マイクロコードにパリテイチェック用のデータを設
定し、マイクロコード記憶手段から出力されたこのマイ
クロコードを、パリテイチェック部によりそれぞれのマ
イクロコード毎にパリテイチェックして誤りを検出し、
誤りが検出された場合には、誤り通知部から前記マイク
ロコードによって動作を制御される演算部に対して誤り
検出を通知することを特徴とするマイクロコード試験方
法。 ２、前記誤り通知部が行う誤り検出の通知は、前記演算
部に異常なデータを与えて演算動作を暴走させることに
よって行うことを特徴とする請求項１記載のマイクロコ
ード試験方法。 ３、マイクロコード記憶手段から出力された、パリテイ
チェック用のデータが設定されているマイクロコードを
、それぞれのマイクロコード毎にパリテイチェックする
ことによって誤りを検出するパリテイチェック部と、誤
りが検出された場合に、前記マイクロコードによって動
作を制御される演算部に通知する誤り通知部とを備えた
ことを特徴とするマイクロコード試験装置。 ４、前記誤り通知部は、前記パリテイチェック部が誤り
を検出した場合に、前記演算部に異常なデータを与えて
演算動作を暴走させることによって誤りを通知すること
を特徴とする請求項３記載のマイクロコード試験装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093366A JPH02271432A (ja) | 1989-04-13 | 1989-04-13 | マイクロコード試験方法及びその装置 |
| KR1019900005149A KR900016867A (ko) | 1989-04-13 | 1990-04-13 | 마이크로코드 시험방법 및 그 장치 |
| EP19900107251 EP0392563A3 (en) | 1989-04-13 | 1990-04-17 | Microcode testing method and apparatus therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093366A JPH02271432A (ja) | 1989-04-13 | 1989-04-13 | マイクロコード試験方法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271432A true JPH02271432A (ja) | 1990-11-06 |
Family
ID=14080293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1093366A Pending JPH02271432A (ja) | 1989-04-13 | 1989-04-13 | マイクロコード試験方法及びその装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0392563A3 (ja) |
| JP (1) | JPH02271432A (ja) |
| KR (1) | KR900016867A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2594695B2 (ja) * | 1990-10-01 | 1997-03-26 | 日本電気株式会社 | 制御メモリ誤り訂正機構 |
| EP0643351A1 (de) * | 1993-08-11 | 1995-03-15 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Verfahren zur Erhöhung der Fehlerfreiheit von in Mikroprogrammspeichern einer Datenverarbeitungsanlage gespeicherten Mikrobefehlen und entsprechend arbeitende Mikroprogrammsteuerung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148336A (ja) * | 1986-12-12 | 1988-06-21 | Nec Corp | マイクロコンピユ−タ |
-
1989
- 1989-04-13 JP JP1093366A patent/JPH02271432A/ja active Pending
-
1990
- 1990-04-13 KR KR1019900005149A patent/KR900016867A/ko not_active Abandoned
- 1990-04-17 EP EP19900107251 patent/EP0392563A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148336A (ja) * | 1986-12-12 | 1988-06-21 | Nec Corp | マイクロコンピユ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900016867A (ko) | 1990-11-14 |
| EP0392563A2 (en) | 1990-10-17 |
| EP0392563A3 (en) | 1991-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4493078A (en) | Method and apparatus for testing a digital computer | |
| JPS6229827B2 (ja) | ||
| IT7354615A1 (it) | Apparecchio diagnostico per elaboratori di dati in particolare per il controllo delle memorie degli indirizzi e delle istruzioni | |
| JPH10283274A (ja) | メモリをテストするための方法および装置 | |
| US3911261A (en) | Parity prediction and checking network | |
| US5978946A (en) | Methods and apparatus for system testing of processors and computers using signature analysis | |
| US12499959B2 (en) | Testing parity and ECC logic using MBIST | |
| JPH0833842B2 (ja) | 論理演算装置 | |
| Lee et al. | Evaluation of error detection coverage and fault-tolerance of digital plant protection system in nuclear power plants | |
| US3618042A (en) | Error detection and instruction reexecution device in a data-processing apparatus | |
| JPH02271432A (ja) | マイクロコード試験方法及びその装置 | |
| KR100825786B1 (ko) | 메모리 카드 및 메모리 카드의 디버깅 방법 | |
| US5404499A (en) | Semi-automatic program execution error detection | |
| US5036516A (en) | Process and means for selftest of RAMs in an electronic device | |
| EP0652568A1 (en) | Memory card tester | |
| JPS60142747A (ja) | 命令再実行制御方式 | |
| JPS6261974B2 (ja) | ||
| JPH10269093A (ja) | データ伝送エラーの検出のための方法及び装置 | |
| JPS61226853A (ja) | 半導体メモリにおける誤り検出訂正機能テスト回路 | |
| JPS6118045A (ja) | プログラムの暴走検出方式 | |
| CN117976020A (zh) | 存储器的处理方法及处理装置、存储器 | |
| JPS63174141A (ja) | 情報処理装置の試験診断方式 | |
| JPS6373437A (ja) | パリテイ回路検査方式 | |
| JPH02178862A (ja) | 情報処理装置 | |
| JPH0314148A (ja) | プログラム破壊検出装置 |