JPH01307988A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH01307988A JPH01307988A JP63139915A JP13991588A JPH01307988A JP H01307988 A JPH01307988 A JP H01307988A JP 63139915 A JP63139915 A JP 63139915A JP 13991588 A JP13991588 A JP 13991588A JP H01307988 A JPH01307988 A JP H01307988A
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- JP
- Japan
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- memory
- address
- terminal
- data
- input
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデータの書き込み／読み出しを行うランダム
・アクセス・メモリを制御する方式に関し、特に読み出
しデータを出力する制御を行うメモリ制御方式に関する
ものである。
・アクセス・メモリを制御する方式に関し、特に読み出
しデータを出力する制御を行うメモリ制御方式に関する
ものである。
第３図は従来の例えばダイナミックＲＡＭを制御するメ
モリ制御方式の構成を示すブロック図である。図におい
て、制御回路Ｃ２は中央処理装置などで実現され、ダイ
ナミックＲＡＭ （以下単にメモリと称す）Ｍ２を制御
するものである。メモＩＪ Ｍ ２には、行アドレスを
選択するためのロウ・アドレス・ストローブ信号を入力
する端子ＲＡＳ。
モリ制御方式の構成を示すブロック図である。図におい
て、制御回路Ｃ２は中央処理装置などで実現され、ダイ
ナミックＲＡＭ （以下単にメモリと称す）Ｍ２を制御
するものである。メモＩＪ Ｍ ２には、行アドレスを
選択するためのロウ・アドレス・ストローブ信号を入力
する端子ＲＡＳ。
列アドレスを選択するためのカラム・アドレス・ストロ
ーブ信号を入力する端子ＣＡＳ、アドレス信号を入力す
る端子群ＡＯ−ＡＮ、ライト動作を可能とするライト・
イネーブル信号を入力する端子ＷＥ、データの入出力を
行う端子Ｉ１０．およびリード動作を可能とするアウト
プット・イネーブル信号を入力する端子ＯＥが備えられ
ている。
ーブ信号を入力する端子ＣＡＳ、アドレス信号を入力す
る端子群ＡＯ−ＡＮ、ライト動作を可能とするライト・
イネーブル信号を入力する端子ＷＥ、データの入出力を
行う端子Ｉ１０．およびリード動作を可能とするアウト
プット・イネーブル信号を入力する端子ＯＥが備えられ
ている。
第４図は上記メモリＭ２の動作を説明するためのタイミ
ングチャートである。このタイミングチャートを参照し
てメモリＭ２の動作を説明する。
ングチャートである。このタイミングチャートを参照し
てメモリＭ２の動作を説明する。
メモリＭ２は、制御回路Ｃ２から端子ＲＡＳに与えられ
たロウ・アドレス・ストローブ信号１の立ち下がり工゛
ツジ１ａによって端子群ＡＯ−ＡＮのロウ・アドレス（
ＲＯＷ ＡＤＤＲＥＳＳ）信号３ａを取り込み、端子
ＣＡＳに与えられたカラム・アドレス・ストローブ信号
２の立ち下がりエツジ２ａによってカラム・アドレス（
ＣＯＬＵＭＮＡＤＤＲＥＳＳ）信号３ｂを取り込む。こ
の時、端子ＷＥに与えられるライト・イネーブル信号４
はハイレベルの状態を保ち、且つデータの入出力端子Ｉ
１０を共用するメモリＭ２の端子５１に与えられるアウ
トプット・イネーブル信号７はローレベルの状態を保つ
。このような状態の時、メモリＭ２の端子Ｉ１０から有
効なデータ（ＶＡＬＩＤ ＤＡＴＡ）６ａが読み出さ
れる。
たロウ・アドレス・ストローブ信号１の立ち下がり工゛
ツジ１ａによって端子群ＡＯ−ＡＮのロウ・アドレス（
ＲＯＷ ＡＤＤＲＥＳＳ）信号３ａを取り込み、端子
ＣＡＳに与えられたカラム・アドレス・ストローブ信号
２の立ち下がりエツジ２ａによってカラム・アドレス（
ＣＯＬＵＭＮＡＤＤＲＥＳＳ）信号３ｂを取り込む。こ
の時、端子ＷＥに与えられるライト・イネーブル信号４
はハイレベルの状態を保ち、且つデータの入出力端子Ｉ
１０を共用するメモリＭ２の端子５１に与えられるアウ
トプット・イネーブル信号７はローレベルの状態を保つ
。このような状態の時、メモリＭ２の端子Ｉ１０から有
効なデータ（ＶＡＬＩＤ ＤＡＴＡ）６ａが読み出さ
れる。
なお、第４図において、５は端子Ｉ１０に与えられるデ
ータ信号を示し、ＨｉＺはその端子Ｉ１０がハイ・イン
ピーダンスであることを示す。また、ＶＩＨはハイレベ
ル・インプット電圧、ＶＩＬはローレベル・インプット
電圧、ＶＯＨはハイレベル・アウトプット電圧、ＶＯＨ
はローレベル・アウトプット電圧を示す。また、１０で
示されるような部分はハイレベル・インプット電圧ＶＩ
Ｈ１０−レベル・インプット電圧ＶＩＬおよびハイ・イ
ンピーダンスＨｉＺのいずれでもよい信号状態を示す。
ータ信号を示し、ＨｉＺはその端子Ｉ１０がハイ・イン
ピーダンスであることを示す。また、ＶＩＨはハイレベ
ル・インプット電圧、ＶＩＬはローレベル・インプット
電圧、ＶＯＨはハイレベル・アウトプット電圧、ＶＯＨ
はローレベル・アウトプット電圧を示す。また、１０で
示されるような部分はハイレベル・インプット電圧ＶＩ
Ｈ１０−レベル・インプット電圧ＶＩＬおよびハイ・イ
ンピーダンスＨｉＺのいずれでもよい信号状態を示す。
従来のメモリ制御方式は、上述したようにデータの入出
力端子を共用するメモリの読み出し制御を行うのにアウ
トプット・イネーブル信号を必要とし、このためメモリ
にアウトプット・イネーブル端子が備えられている。し
たがって、従来のメモリ制御方式を用いると、メモリを
構成するＩＣパフケージの端子数が多くなるなどの問題
点があった。
力端子を共用するメモリの読み出し制御を行うのにアウ
トプット・イネーブル信号を必要とし、このためメモリ
にアウトプット・イネーブル端子が備えられている。し
たがって、従来のメモリ制御方式を用いると、メモリを
構成するＩＣパフケージの端子数が多くなるなどの問題
点があった。
この発明は上記のような問題点を解消するためになされ
たもので、アウトプット・イネーブル信号を用いずにメ
モリの読み出し制御を行うことにより、アウトプット・
イネーブル端子を不要とし、メモリを構成するＩＣパッ
ケージの端子数の減少を図ることができるメモリ制御方
式を得ることを目的とする。
たもので、アウトプット・イネーブル信号を用いずにメ
モリの読み出し制御を行うことにより、アウトプット・
イネーブル端子を不要とし、メモリを構成するＩＣパッ
ケージの端子数の減少を図ることができるメモリ制御方
式を得ることを目的とする。
この発明に係るメモリ制御方式は、制御回路ＣＩからの
メモリＭ１のアドレスを選択するためのアドレス・スト
ローブ信号２のレベル変化エツジ（例えば立ち上がりエ
ツジ２ｂ）により、上記アドレスのデータを読み出し、
入出力端子１１０から読み出しデータを出力する制御を
行うことを特徴とするものである。
メモリＭ１のアドレスを選択するためのアドレス・スト
ローブ信号２のレベル変化エツジ（例えば立ち上がりエ
ツジ２ｂ）により、上記アドレスのデータを読み出し、
入出力端子１１０から読み出しデータを出力する制御を
行うことを特徴とするものである。
制御回路Ｃ１からのアドレス・ストローブ信号２に応答
して入力されたアドレス信号が示すメモリＭｌ内のアド
レスのデータは、そのアドレス・ストローブ信号２の例
えば立ち上がりエツジ２ｂにより読み出され、入出力端
子Ｉ１０から出力される。
して入力されたアドレス信号が示すメモリＭｌ内のアド
レスのデータは、そのアドレス・ストローブ信号２の例
えば立ち上がりエツジ２ｂにより読み出され、入出力端
子Ｉ１０から出力される。
第１図はこの実施例のメモリ制御方式の構成を示すブロ
ック図である。第１図において、制御回路Ｃ１は中央処
理装置などで実現され、データの入出力端子を共用する
ダイナミックＲＡＭ （以下単にメモリと称す）Ｍｌを
制御するものである。
ック図である。第１図において、制御回路Ｃ１は中央処
理装置などで実現され、データの入出力端子を共用する
ダイナミックＲＡＭ （以下単にメモリと称す）Ｍｌを
制御するものである。
メモリＭ１は、前述したような端子ＲＡＳ、端子ＣＡＳ
、端子群ＡＯ〜ＡＮ、端子ＷＥおよび端子ｌ１０（入出
力端子）を備えており、従来のメモリＭ２のように端子
ＯＲ（アウトプット・イネーブル端子）を有していない
。
、端子群ＡＯ〜ＡＮ、端子ＷＥおよび端子ｌ１０（入出
力端子）を備えており、従来のメモリＭ２のように端子
ＯＲ（アウトプット・イネーブル端子）を有していない
。
第２図は上記メモリＭ１の動作を説明するためのタイミ
ングチャートである。このタイミングチャートを参照し
てこの実施例の動作を説明する。
ングチャートである。このタイミングチャートを参照し
てこの実施例の動作を説明する。
メモリＭ１は、制御回路Ｃ１から端子ＲＡＳに与えられ
たロウ・アドレス・ストローブ信号１の立ち下がりエツ
ジ１ａによって端子群ＡＯ〜ＡＮＯロウ・アドレス信号
３ａを取り込み、端子ＣＡＳに与えられたカラム・アド
レス・ストローブ信号２の立ち下がりエツジ２ａによっ
てカラム・アドレス信号３ｂを取り込む。この時、端子
ＷＥに与えられるライト・イネーブル・インプット信号
４はハイレベルの状態を保ち、且つ端子ＣＡＳに与えら
れるカラム・アドレス・ストローブ信号２が例えばロー
レベルからハイレベルへの立ち上がり時（立ち上がりエ
ツジ２ｂ）で、制御回路Ｃ１は端子群ＡＯ〜ＡＮのアド
レス信号が示すメモリＭｌのアドレスから有効なデータ
６ａを読ミ出ス。
たロウ・アドレス・ストローブ信号１の立ち下がりエツ
ジ１ａによって端子群ＡＯ〜ＡＮＯロウ・アドレス信号
３ａを取り込み、端子ＣＡＳに与えられたカラム・アド
レス・ストローブ信号２の立ち下がりエツジ２ａによっ
てカラム・アドレス信号３ｂを取り込む。この時、端子
ＷＥに与えられるライト・イネーブル・インプット信号
４はハイレベルの状態を保ち、且つ端子ＣＡＳに与えら
れるカラム・アドレス・ストローブ信号２が例えばロー
レベルからハイレベルへの立ち上がり時（立ち上がりエ
ツジ２ｂ）で、制御回路Ｃ１は端子群ＡＯ〜ＡＮのアド
レス信号が示すメモリＭｌのアドレスから有効なデータ
６ａを読ミ出ス。
この読み出されたデータ６ａはメモリＭ１の入出力端子
Ｉ１０から出力され、制御回路ＣＩに与えられる。
Ｉ１０から出力され、制御回路ＣＩに与えられる。
なお、上記実施例ではダイナミックＲＡＭの場合につい
て説明したが、スタティックＲＡＭの場合でもロウ・ア
ドレス・ストローブ信号１やカラム・アドレス・ストロ
ーブ信号２などのアドレス・ストローブ信号によって有
効なデータを読み出すことができ、同様な効果が得られ
る。
て説明したが、スタティックＲＡＭの場合でもロウ・ア
ドレス・ストローブ信号１やカラム・アドレス・ストロ
ーブ信号２などのアドレス・ストローブ信号によって有
効なデータを読み出すことができ、同様な効果が得られ
る。
以上のように本発明によれば、アドレス・ストローブ信
号のレベル変化エツジにより、データを読み出し、入出
力端子から読み出しデータを出力する制御を行うように
したので、アウトプット・イネーブル信号を用いずにメ
モリの読み出し制御を行うことができ、これによりアウ
トプット・イネーブル信号を外部から与える必要がなく
なり、外部の回路（例えば制御回路）の構成が簡単化し
、また、アウトプット・イネーブル端子がなくなること
により、メモリを構成するＩＣパッケージの端子数が減
少し、ＩＣパッケージの小型化を図れるという効果が得
られる。
号のレベル変化エツジにより、データを読み出し、入出
力端子から読み出しデータを出力する制御を行うように
したので、アウトプット・イネーブル信号を用いずにメ
モリの読み出し制御を行うことができ、これによりアウ
トプット・イネーブル信号を外部から与える必要がなく
なり、外部の回路（例えば制御回路）の構成が簡単化し
、また、アウトプット・イネーブル端子がなくなること
により、メモリを構成するＩＣパッケージの端子数が減
少し、ＩＣパッケージの小型化を図れるという効果が得
られる。
第１図はこの発明の一実施例に係るメモリ制御方式の構
成を示すブロック図、第２図はこの実施例の動作を説明
するためのタイミングチャート、第３図は従来のメモリ
制御方式の構成を示すブロック図、第４図はこの従来例
の動作を説明するためのタイミングチャートである。 Ｃ１・・・制御回路、Ｍｌ・・・メモリ、■１０・・・
入出力端子。 代理人 大 岩 増 雄（ほか２名）第４図
成を示すブロック図、第２図はこの実施例の動作を説明
するためのタイミングチャート、第３図は従来のメモリ
制御方式の構成を示すブロック図、第４図はこの従来例
の動作を説明するためのタイミングチャートである。 Ｃ１・・・制御回路、Ｍｌ・・・メモリ、■１０・・・
入出力端子。 代理人 大 岩 増 雄（ほか２名）第４図
Claims (1)
- データの入力および出力を行う共用の入出力端子を有し
、書き換え可能なランダム・アクセス・メモリにおいて
、制御回路からの上記メモリのアドレスを選択するため
のアドレス・ストローブ信号のレベル変化エッジにより
、上記アドレスのデータを読み出し、上記入出力端子か
ら読み出しデータを出力する制御を行うことを特徴とす
るメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139915A JPH01307988A (ja) | 1988-06-07 | 1988-06-07 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139915A JPH01307988A (ja) | 1988-06-07 | 1988-06-07 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01307988A true JPH01307988A (ja) | 1989-12-12 |
Family
ID=15256611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63139915A Pending JPH01307988A (ja) | 1988-06-07 | 1988-06-07 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01307988A (ja) |
-
1988
- 1988-06-07 JP JP63139915A patent/JPH01307988A/ja active Pending
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