JPH0696583A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0696583A JPH0696583A JP36011291A JP36011291A JPH0696583A JP H0696583 A JPH0696583 A JP H0696583A JP 36011291 A JP36011291 A JP 36011291A JP 36011291 A JP36011291 A JP 36011291A JP H0696583 A JPH0696583 A JP H0696583A
- Authority
- JP
- Japan
- Prior art keywords
- input
- address
- column
- row
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 メモリのアクセスの高速化，入力／出力端子
数の低減を図ること。 【構成】 行アドレス入力端子と列アドレス入力端子の
何れか一方をデータ入出力端子と共通化するようにした
ものである。また行アドレス入力端子と列アドレス入力
端子の両方をデータ入出力端子と共通化するようにした
ものである。 【効果】 アクセスの高速化，入力端子ピン数の低減が
可能になった。
数の低減を図ること。 【構成】 行アドレス入力端子と列アドレス入力端子の
何れか一方をデータ入出力端子と共通化するようにした
ものである。また行アドレス入力端子と列アドレス入力
端子の両方をデータ入出力端子と共通化するようにした
ものである。 【効果】 アクセスの高速化，入力端子ピン数の低減が
可能になった。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に入出力ピンを複数本有するメモリのアドレス−
データマルチプレックス入力の改良に関するものであ
る。
し、特に入出力ピンを複数本有するメモリのアドレス−
データマルチプレックス入力の改良に関するものであ
る。
【０００２】
【従来の技術】例えば、メモリセルがダイナミック型の
ダイナミックＲＡＭでは、アドレスの入力端子とデータ
の入出力端子とを別々に備え、アドレスは行及び列アド
レスをタイミング分割して入力することにより、全体の
装置の端子数を低減している。
ダイナミックＲＡＭでは、アドレスの入力端子とデータ
の入出力端子とを別々に備え、アドレスは行及び列アド
レスをタイミング分割して入力することにより、全体の
装置の端子数を低減している。
【０００３】図７はこのような端子数の低減を図った従
来の半導体記憶装置の構成を示すブロック図であり、図
において、１は２５６行×２５６列のアドレス空間を持
ち、１６ビットの入出力を備える１Ｍビットメモリアレ
イ、２は行デコーダ、３は行アドレスバッファ、４は１
Ｍビットメモリアレイ１の各列に接続されたセンスアン
プ及び入出力コントロール、５はセンスアンプ４の増幅
データを伝達するデータ入出力バッファ、６は列デコー
ダ、７は列アドレスバッファ、８は各回路の動作タイミ
ングを作るタイミング発生回路であり、１００は半導体
記憶装置全体を示している。
来の半導体記憶装置の構成を示すブロック図であり、図
において、１は２５６行×２５６列のアドレス空間を持
ち、１６ビットの入出力を備える１Ｍビットメモリアレ
イ、２は行デコーダ、３は行アドレスバッファ、４は１
Ｍビットメモリアレイ１の各列に接続されたセンスアン
プ及び入出力コントロール、５はセンスアンプ４の増幅
データを伝達するデータ入出力バッファ、６は列デコー
ダ、７は列アドレスバッファ、８は各回路の動作タイミ
ングを作るタイミング発生回路であり、１００は半導体
記憶装置全体を示している。
【０００４】次に動作について説明する。図８は、図７
に示す従来の半導体記憶装置の読みだし動作を説明する
タイミングチャートである。
に示す従来の半導体記憶装置の読みだし動作を説明する
タイミングチャートである。
【０００５】／ＲＡＳ端子は行アドレス・ストローブ入
力（Row Address Strobe Input) であり、この信号の立
ち下りタイミングで行アドレスバッファ３がアドレス入
力端子Ａ0 〜Ａ7 より入力された行アドレス信号をラッ
チし、このラッチした行アドレス信号に従って、行アド
レスを行デコーダ２に伝える。行デコーダ２は行アドレ
スバッファ３によって指定された行を活性化し、１Ｍビ
ットメモリアレイ１の２５６行のうちの１行を選択す
る。続いて、センスアンプ４がこの選択された１行につ
ながる２５６列のデータを読み出す。
力（Row Address Strobe Input) であり、この信号の立
ち下りタイミングで行アドレスバッファ３がアドレス入
力端子Ａ0 〜Ａ7 より入力された行アドレス信号をラッ
チし、このラッチした行アドレス信号に従って、行アド
レスを行デコーダ２に伝える。行デコーダ２は行アドレ
スバッファ３によって指定された行を活性化し、１Ｍビ
ットメモリアレイ１の２５６行のうちの１行を選択す
る。続いて、センスアンプ４がこの選択された１行につ
ながる２５６列のデータを読み出す。
【０００６】一方、上記行アドレス信号が行アドレスバ
ッファ３にラッチされた後、アドレス入力端子Ａ0 〜Ａ
7 には列アドレス信号が入力される。そして、列アドレ
スバッファ７が入力された列アドレス信号に従って列ア
ドレスを内部に伝える。この列アドレスを受けた列デコ
ーダ６は２５６列の中の１列を指定し、指定された列の
データがセンスアンプ，入出力コントロール４を介し
て、データ入出力バッファ５に伝えられる。続いて、外
部の／ＣＡＳ（列アドレスストローブ入力：Column Add
ress Strobe Input)及び／ＯＥ（出力イネーブル入力：
Output Enable Input)の低レベル活性状態により、デー
タ入出力バッファ５のデータがデータ入出力端子より現
れる。
ッファ３にラッチされた後、アドレス入力端子Ａ0 〜Ａ
7 には列アドレス信号が入力される。そして、列アドレ
スバッファ７が入力された列アドレス信号に従って列ア
ドレスを内部に伝える。この列アドレスを受けた列デコ
ーダ６は２５６列の中の１列を指定し、指定された列の
データがセンスアンプ，入出力コントロール４を介し
て、データ入出力バッファ５に伝えられる。続いて、外
部の／ＣＡＳ（列アドレスストローブ入力：Column Add
ress Strobe Input)及び／ＯＥ（出力イネーブル入力：
Output Enable Input)の低レベル活性状態により、デー
タ入出力バッファ５のデータがデータ入出力端子より現
れる。
【０００７】
【発明が解決しようとする課題】従来のメモリ装置は以
上のように、アドレス入力端子とデータ入出力端子はそ
れぞれ独立に必要であり、また列アドレス信号と行アド
レス信号とが同一の端子より時間分割して入力する必要
があるため、行アドレス信号が内部にラッチされるまで
は列アドレスを内部に入力することができないため、デ
ータのアクセス時間が高速化できないという問題点があ
った。
上のように、アドレス入力端子とデータ入出力端子はそ
れぞれ独立に必要であり、また列アドレス信号と行アド
レス信号とが同一の端子より時間分割して入力する必要
があるため、行アドレス信号が内部にラッチされるまで
は列アドレスを内部に入力することができないため、デ
ータのアクセス時間が高速化できないという問題点があ
った。
【０００８】この発明は行アドレス信号と列アドレス信
号とをそれぞれ別々の端子から入力することができ、高
速なアクセスを可能にすることのできる半導体記憶装置
を得ることを目的としている。
号とをそれぞれ別々の端子から入力することができ、高
速なアクセスを可能にすることのできる半導体記憶装置
を得ることを目的としている。
【０００９】さらにこの発明の他の目的は、上記のよう
に高速アクセスができるとともに、入力の信号端子数の
削減をすることのできる半導体記憶装置を得ることを目
的としている。
に高速アクセスができるとともに、入力の信号端子数の
削減をすることのできる半導体記憶装置を得ることを目
的としている。
【００１０】
【課題を解決するための手段】この発明にかかる半導体
記憶装置は行アドレス入力端子と列アドレス入力端子の
何れか一方をデータ入出力端子と共通化するようにした
ものである。この発明にかかる半導体記憶装置は、行ア
ドレス入力端子と列アドレス入力端子のそれぞれをデー
タ入出力端子と共通化するようにしたものである。
記憶装置は行アドレス入力端子と列アドレス入力端子の
何れか一方をデータ入出力端子と共通化するようにした
ものである。この発明にかかる半導体記憶装置は、行ア
ドレス入力端子と列アドレス入力端子のそれぞれをデー
タ入出力端子と共通化するようにしたものである。
【００１１】
【作用】この発明においては、行アドレス信号と列アド
レス信号とを同時に内部に伝えることができるため、デ
ータのアクセス時間を高速化できる。さらにこの発明に
おいては、行アドレス入力端子と列アドレス入力端子の
両者がデータ入出力端子と共通化されているため信号入
力端子を削減できる。
レス信号とを同時に内部に伝えることができるため、デ
ータのアクセス時間を高速化できる。さらにこの発明に
おいては、行アドレス入力端子と列アドレス入力端子の
両者がデータ入出力端子と共通化されているため信号入
力端子を削減できる。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体記憶装置
の構成を示すブロック図であり、図において、１〜８は
図７と同一又は相当部分を示している。行アドレスバッ
ファ３へはデータ入出力／行アドレス端子を通して、行
アドレスが入力され、列アドレスバッファ７へはデータ
入出力／列アドレス端子を通して列アドレスが入力され
る。
する。図１はこの発明の一実施例による半導体記憶装置
の構成を示すブロック図であり、図において、１〜８は
図７と同一又は相当部分を示している。行アドレスバッ
ファ３へはデータ入出力／行アドレス端子を通して、行
アドレスが入力され、列アドレスバッファ７へはデータ
入出力／列アドレス端子を通して列アドレスが入力され
る。
【００１３】図２は図１の本発明の半導体記憶装置の動
作を説明するタイミングチャートである。／ＡＤＳ（ア
ドレスストローブ入力：Address Strobe Input) 端子の
立ち下りで行アドレス及び列アドレスが、データ入出力
／行アドレス及びデータ入出力／列アドレス端子より入
力され、行アドレスバッファ３及び列アドレスバッファ
７に取り込まれる。
作を説明するタイミングチャートである。／ＡＤＳ（ア
ドレスストローブ入力：Address Strobe Input) 端子の
立ち下りで行アドレス及び列アドレスが、データ入出力
／行アドレス及びデータ入出力／列アドレス端子より入
力され、行アドレスバッファ３及び列アドレスバッファ
７に取り込まれる。
【００１４】続いて、行アドレスバッファ３の信号に応
じて、行デコーダ２が２５６行中の指定された行を選択
し、同時に列デコーダ６が列アドレスバッファ７の信号
に応じて列を指定する。センスアンプと入出力コントロ
ール４により読み出されたデータはデータ入出力バッフ
ァ５より、データ入出力／行アドレス及びデータ入出力
／列アドレス端子より出力される。
じて、行デコーダ２が２５６行中の指定された行を選択
し、同時に列デコーダ６が列アドレスバッファ７の信号
に応じて列を指定する。センスアンプと入出力コントロ
ール４により読み出されたデータはデータ入出力バッフ
ァ５より、データ入出力／行アドレス及びデータ入出力
／列アドレス端子より出力される。
【００１５】以上は読みだしサイクルについて説明した
が、書き込みサイクルについてもデータ入出力バッファ
が書き込み動作をする以外は同様である。このような本
実施例にかかる半導体記憶装置では、列アドレス入力端
子と行アドレス入力端子とをそれぞれ別の端子で構成す
るとともに、これら列アドレス入力端子と行アドレス入
力端子をデータ入出力端子と共通化したため、データの
アクセス時間が高速化でときるととにも、装置全体の端
子数を少なくできる。
が、書き込みサイクルについてもデータ入出力バッファ
が書き込み動作をする以外は同様である。このような本
実施例にかかる半導体記憶装置では、列アドレス入力端
子と行アドレス入力端子とをそれぞれ別の端子で構成す
るとともに、これら列アドレス入力端子と行アドレス入
力端子をデータ入出力端子と共通化したため、データの
アクセス時間が高速化でときるととにも、装置全体の端
子数を少なくできる。
【００１６】図３はこの発明の第２の実施例による半導
体記憶装置のブロック図であり、この半導体記憶装置で
は列アドレスのみデータ入出力端子と共用されており、
行アドレスバッファへの信号の入力は従来と同様である
が、列アドレスバッファへの信号の入力をデータ入出力
端子から入力するようにした。
体記憶装置のブロック図であり、この半導体記憶装置で
は列アドレスのみデータ入出力端子と共用されており、
行アドレスバッファへの信号の入力は従来と同様である
が、列アドレスバッファへの信号の入力をデータ入出力
端子から入力するようにした。
【００１７】図４は上記図３に示す半導体記憶装置の動
作を説明するタイミングチャートである。図に示すよう
に、／ＡＤＳの立ち下りにおいて、行アドレス及び列ア
ドレスが同時に与えられるため、従来に比べアクセスの
高速化をすることができる。
作を説明するタイミングチャートである。図に示すよう
に、／ＡＤＳの立ち下りにおいて、行アドレス及び列ア
ドレスが同時に与えられるため、従来に比べアクセスの
高速化をすることができる。
【００１８】このような本実施例にかかる半導体記憶装
置では、行アドレス入力端子と列アドレス入力端子とを
それぞれ別の端子で構成するとともに、列アドレスバッ
ファへの入力端子がデータ入出力端子と共通化されてい
るため、従来に比べて高速化することができる。
置では、行アドレス入力端子と列アドレス入力端子とを
それぞれ別の端子で構成するとともに、列アドレスバッ
ファへの入力端子がデータ入出力端子と共通化されてい
るため、従来に比べて高速化することができる。
【００１９】図５は本発明の第３の実施例による半導体
記憶装置を示し、この半導体記憶装置では列アドレスは
列アドレス入力端子から入力するようにし、行アドレス
はデータ入出力端子を共用して入力している。
記憶装置を示し、この半導体記憶装置では列アドレスは
列アドレス入力端子から入力するようにし、行アドレス
はデータ入出力端子を共用して入力している。
【００２０】図６は図５に示す半導体記憶装置の動作を
説明するタイミングチャートである。／ＡＤＳの立ち下
りで、列アドレス及び行アドレスを行アドレスバッファ
３及び列アドレスバッファ７がラッチする。次に、それ
ぞれのデータに従って、１Ｍビットメモリアレイの行が
選択され、センスアンプと入出力コントロール４により
選択行のデータが読み出され、列デコーダ６が指定され
た列を選択する。続いてデータ入出力バッファ５が選択
されたデータを出力する。
説明するタイミングチャートである。／ＡＤＳの立ち下
りで、列アドレス及び行アドレスを行アドレスバッファ
３及び列アドレスバッファ７がラッチする。次に、それ
ぞれのデータに従って、１Ｍビットメモリアレイの行が
選択され、センスアンプと入出力コントロール４により
選択行のデータが読み出され、列デコーダ６が指定され
た列を選択する。続いてデータ入出力バッファ５が選択
されたデータを出力する。
【００２１】次に列アドレスが列アドレス１から列アド
レス２に変化すると、列アドレスバッファも同様にアド
レス入力に従って列アドレス２を取り込み、／ＡＤＳの
立ち下りで指定されている行アドレス中の別の列アドレ
ス２を列デコーダ６が指定し、続いてデータが出力され
る。
レス２に変化すると、列アドレスバッファも同様にアド
レス入力に従って列アドレス２を取り込み、／ＡＤＳの
立ち下りで指定されている行アドレス中の別の列アドレ
ス２を列デコーダ６が指定し、続いてデータが出力され
る。
【００２２】このような本実施例の半導体記憶装置で
は、行アドレス入力端子と列アドレス入力端子とを別の
端子で構成されるとともに、行アドレス入力端子がデー
タ入出力端子と共通化されているので、同一の行アドレ
スに対して別の列アドレスを連続して読みだし、あるい
は書き込みを行う、いわゆるページアクセスが可能とな
る。
は、行アドレス入力端子と列アドレス入力端子とを別の
端子で構成されるとともに、行アドレス入力端子がデー
タ入出力端子と共通化されているので、同一の行アドレ
スに対して別の列アドレスを連続して読みだし、あるい
は書き込みを行う、いわゆるページアクセスが可能とな
る。
【００２３】
【発明の効果】以上のように、この発明によれば、行ア
ドレス入力端子と列アドレス入力端子の何れか一方をデ
ータ入出力端子と共通にしたので、アクセスの高速化が
可能になる効果がある。
ドレス入力端子と列アドレス入力端子の何れか一方をデ
ータ入出力端子と共通にしたので、アクセスの高速化が
可能になる効果がある。
【００２４】また、この発明によれば、行アドレス入力
端子と列アドレス入力端子の両者をデータ入出力端子と
共通にしたので、アクセスの高速化が可能になるととも
に信号の入出力端子数を少なくでき、装置の小型化がで
きる効果がある。
端子と列アドレス入力端子の両者をデータ入出力端子と
共通にしたので、アクセスの高速化が可能になるととも
に信号の入出力端子数を少なくでき、装置の小型化がで
きる効果がある。
【図１】この発明の一実施例によるメモリ装置を示すブ
ロック図である。
ロック図である。
【図２】この発明の一実施例によるメモリ装置の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図３】この発明の他の実施例によるメモリ装置を示す
ブロック図である。
ブロック図である。
【図４】この発明の他の実施例によるメモリ装置の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図５】この発明のさらに他の実施例によるメモリ装置
を示すブロック図である。
を示すブロック図である。
【図６】この発明のさらに他の実施例によるメモリ装置
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図７】従来のメモリ装置を示すブロック図である。
【図８】従来のメモリ装置の動作を示すタイミングチャ
ートである。
ートである。
１ １Ｍビットメモリアレイ ２ 行デコーダ ３ 行アドレスバッファ ４ センスアンプと入出力コントロール ５ データ入出力バッファ ６ 列デコーダ ７ 列アドレスバッファ ８ タイミング発生回路 １００ メモリ装置
Claims (2)
- 【請求項１】 行及び列方向にアドレス空間を持つメモ
リセルアレイと、 複数の行アドレス信号が入力されてラッチされ、該複数
の行アドレス信号に従って後述する行デコーダに行アド
レスを与える行アドレスバッファと、 複数の列アドレス信号が入力されてラッチされ、該複数
の列アドレス信号に従って後述する列デコーダに列アド
レスを与える列アドレスバッファと、 上記行アドレスバッファからの信号を受けて上記メモリ
セルアレイの行を選択する行デコーダと、 上記列アドレスバッファからの信号を受けて、上記メモ
リセルアレイの列を選択する列デコーダとを有し、複数
のアドレス信号によって指定される特定の番地にデータ
を書き込み、または読み出す半導体記憶装置において、 上記複数の行アドレス信号を外部から入力する行アドレ
ス入力端子と上記複数の列アドレス信号を入力する列ア
ドレス入力端子の少なくとも一方を、上記データの入出
力端子と共通の端子で構成したことを特徴とする半導体
記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 上記行アドレス入力端子と上記列アドレス入力端子の両
方を上記データ入出力端子と共通化したことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36011291A JPH0696583A (ja) | 1991-12-27 | 1991-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36011291A JPH0696583A (ja) | 1991-12-27 | 1991-12-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0696583A true JPH0696583A (ja) | 1994-04-08 |
Family
ID=18467957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36011291A Pending JPH0696583A (ja) | 1991-12-27 | 1991-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0696583A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005149590A (ja) * | 2003-11-13 | 2005-06-09 | Nec Electronics Corp | 半導体記憶装置及びその制御方法 |
| JP2006004559A (ja) * | 2004-06-18 | 2006-01-05 | Elpida Memory Inc | 半導体記憶装置 |
| JP2006313614A (ja) * | 2005-05-02 | 2006-11-16 | Samsung Electronics Co Ltd | メモリ装置の構造 |
-
1991
- 1991-12-27 JP JP36011291A patent/JPH0696583A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005149590A (ja) * | 2003-11-13 | 2005-06-09 | Nec Electronics Corp | 半導体記憶装置及びその制御方法 |
| JP2006004559A (ja) * | 2004-06-18 | 2006-01-05 | Elpida Memory Inc | 半導体記憶装置 |
| US7464315B2 (en) | 2004-06-18 | 2008-12-09 | Elpida Memory, Inc. | Semiconductor memory device |
| JP2006313614A (ja) * | 2005-05-02 | 2006-11-16 | Samsung Electronics Co Ltd | メモリ装置の構造 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6381190B1 (en) | Semiconductor memory device in which use of cache can be selected | |
| US5343438A (en) | Semiconductor memory device having a plurality of row address strobe signals | |
| JP3315501B2 (ja) | 半導体記憶装置 | |
| US6654293B2 (en) | Methods and apparatus for reading memory device register data | |
| US4899310A (en) | Semiconductor memory device having a register | |
| US5088062A (en) | Memory device having common data lines for reading and writing | |
| KR940006362B1 (ko) | 반도체 기억장치와 그 동작방법 | |
| JPH0255878B2 (ja) | ||
| US5309398A (en) | Semiconductor memory device and method for controlling its output | |
| JPS61288240A (ja) | 半導体記憶装置 | |
| US5986955A (en) | Method and apparatus for hiding data path equilibration time | |
| US4875189A (en) | Random access memory device with nibble mode operation | |
| JPH09198862A (ja) | 半導体メモリ | |
| US5760791A (en) | Graphic RAM having a dual port and a serial data access method thereof | |
| JPS6146916B2 (ja) | ||
| JPS6076094A (ja) | 読み出し専用メモリ | |
| JPH0711915B2 (ja) | 半導体記憶装置 | |
| JPH0713860B2 (ja) | 半導体記憶装置 | |
| JPH0528760A (ja) | 半導体メモリ | |
| JPH0727343B2 (ja) | ビデオメモリ | |
| JPH0514359B2 (ja) | ||
| JPH056690A (ja) | デユアルポートメモリ | |
| JPH0213394B2 (ja) | ||
| JPH10112200A (ja) | 半導体記憶装置及びデータ処理装置 | |
| JPH0676581A (ja) | 同期型スタチックメモリ |