JPH01307989A - メモリデータの切換え切離し回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ワード境界を意識することなく複数ビットを
同時に読み書き可能な半導体メモリに適用して有効な技
術に関するものであり、特に制御ならびにレイアウトが
容易な切換え切離し回路に関する。

［従来の技術］ 半導体メモリは、高速なデータ記憶デバイスとして、電
子計算機の主記憶装置をはじめ通信処理装置１画像処理
装置等で広く用いられている。半導体メモリに対して外
部から同時にアクセスすなおち読み書き可能な情報はワ
ードまたはワードデータと呼ばれ、数〜数十個のメモリ
セルを用いて記憶される。例えば、１個当り１ビットの
データを記憶可能なメモリセルを用いる場合、Ｋビット
で構成された１ワードはメモリセルに個で記憶可能であ
る。

ワードとワードとの境をワード境界という。読み書きの
ためにワード境界を跨ったデータを処理したい場合があ
る。このような場合にワード境界は処理を複雑にする等
の問題を与える。本発明はこの問題に対して解決を与え
ようとするものに関するものである。

そこで以下に先ず、通常の半導体メモリが有するワード
境界問題について述べる。そして処理上に上記のような
問題があることを説明する。次に、改善策としてワード
境界を意識することなく読み書きが可能なメモリの考案
について述べ・この従来技術においても２次元データの
場合にはスイッチ制御やレイアウト上に問題があること
を説明する。

データ通信では、伝送効率の向上を目的として、データ
を圧縮して伝送する方式を用いることが多い。この場合
、送信に先立ちデータ圧縮操作、および圧縮されたデー
タを冗長ビットがはいらないように密に連結する操作が
必要である。一般に、圧縮されたデータ長が１ワードの
整数倍となることは希である。その為、通常は、第２図
（ａ）に示すように、シフト操作を用いて、圧縮された
データをワード境界毎に分割し先行データとの連結を行
っている。また、受信時には、圧縮伝送されたデータを
論理的に意味あるデータ毎に分割する操作、分割された
データを一定のデータ形式に伸長する操作が必要である
。

第２図（ａ）は１次元的にビット列が並んでいる場合を
示す。同図において個々の丸印のものはそれぞれ１ビッ
トデータを意味し、１ワードはにビット単位から成る例
を示している。そして斜線の丸で示したｒからｒ−１ま
での１ワード相当のデータがワード境界を跨っている場
合を示している。このように論理的に意味あるデータが
隣接したワードに跨っている場合は、２回に分けて半導
体メモリをアクセス（読み書き、以下同じ）し、シフト
操作によって目的のデータを取り出している。ここで、
１ワード相当のデータとはワード境界にとられれない１
ワ一ド相当分のデータをいう。

ワード境界は、画像処理の分野においても、処理を効率
良く行う上で問題である。第２図（ｂ）は、表示単位と
なるフレーム上に２次元的に並んだ２個画素とワードデ
ータの対応関係を示したものである。第２図（ｂ）中、
丸印は２個画素データを表している。また、矩形内の画
素データは同一のワードに属しており、半導体メモリに
対して同時に読み書き可能である。さて、輪郭線を追跡
して抽出する場合等の画像処理では、第２図（ｂ）中に
斜線で示すように、複数のワードに跨る１ワード相当の
データが処理対象となることがある。

この場合、前処理として論理的に隣接する４ワードを半
導体メモリから読み出し、シフト操作によって目的とす
るｆワード相当のデータを取り出す操作、後処理として
画像処理の完了した１ワード相当のデータをワード境界
に沿って４分割し対応するワード毎に処理後の値で置き
換える操作が必要になる。

上述のように、ワード境界は複数のワードに跨るデータ
を処理する場合に、メモリアクセス回数の増大およびシ
フト操作という形で前処理および後処理を複雑にし処理
時間の増大を招くので問題である。

そこで、本出願人はワード境界を跨るデータを処理する
場合にもこのワード境界を意識することなくアクセスが
可能なメモリを考案し出願している（記憶装置；特願昭
６２−５１６７１）、その構成を第３図に示す。

第３図で１は内部アドレスおよび制御コード発生回路、
２はサブメモリアレイ＃１〜＃Ｐである。

内部アドレスおよび制御コード発生回路１は、外部入力
されたアドレスに基づいて、隣接したワードの内部アド
レスと、各内部アドレスで指定される１ワードから特定
ビットのデータを選択するのに必要な制御コードの組を
発生する。ここで内部アドレスとは、メモリアレイ構成
で決まる物理的な１ワードに割当てられたアドレスのこ
とである。

また、制御コードとは、後述のシフト量に対応するもの
である。サブメモリアレイ２中、３は複数ワードのデー
タを記憶するサブメモリセルアレイおよび内部アドレス
に従って１ワードのデータを特定する入出力回路、４は
特定ビットのデータの選択およびメイン・サブデータバ
ス間でデータのシフトを行う切換え切離し回路、５はデ
コード回路を用いた切換え切離し制御回路である。

また、第４図は従来技術による切換え切離し回路４の構
成例を示す図である。サブデータバス５ｐ（ｋ）　：　
（ｋ＝１．・・・、Ｋ）とメインデータバスＭＤ（ｋ）
；（ｋ　＝　１　、・・・、に）の交点にに２個のスイ
ッチｓ　ｗ　ｂａｊ）　；（ｉ＝１．・・・＋Ｋ）＋（
ｊ＝Ｉｔ・・・、Ｋ）をマトリックス配置した構成を採
っている。切換え切離し制御回路５は、これらのスイッ
チＳ　Ｗ　（ｉｌ　ｊ）のうち特定のスイッチだけを導
通状態に制御することによって、サブデータバス上のデ
ータをシフトしてメインデータバスに出力すること、お
よび特定のサブデータバス５Ｄ（ｋ）をメインデータバ
スＭＤ（ｋ）から切り離すことが可能である。

第３図に示す半導体メモリの読出し動作は以下の通りで
ある。まず、アドレスを内部アドレスおよび制御コード
発生回路１に外部入力することにより、隣接したワード
の内部アドレスと制御コードの組が最大Ｐ組発生される
６各サブメモリアレイ２では、内部アドレスに従って物
理上の１ワードに対応したメモリセルグループが選択さ
れ、１ワードデータがサブメモリアレイ２内のサブデー
タバスに出力される。切換え切離し制御回路５は、制御
コードをデコードし、デコード結果に従って切換え切離
し回路４を制御する。すなわち、５は特定のサブデータ
バスを選択し、メインデータバスに接続する。同様のこ
とが、各サブメモリアレイで行われる。その結果、各メ
インデータバスには重複することなく一対のサブデータ
バスが接続されるので、ワード境界に跨った１ワード相
当のデータを出力並びの順でメインデータバス上に得ら
れる。メインデータバス上のデータは、出カバソファに
よって外部出力される。書込み動作も同様であるが、デ
ータ流れの向きが逆になる。

次に、第４図に示した切換え切離し回路４の制御方法に
ついて、具体例を用いて以下に詳述する。

第５図（、）は、ビット列がシリアルに並んだ１法元デ
ータにおけるワード境界を示す図である。

１ワードを９ビットで構成しているので９ビット毎にワ
ード境界が存在する。このワード境界を意識することな
く半導体メモリの外部からアクセスを可能にするには、
サブメモリアレイを２組準備し、内部アドレスが隣接す
るワードを異にするサブメモリアレイに割り当てる（特
願昭６２−５１６７１）　。

すなわち、第３図ではサブメモリアレイ分割数Ｐが２の
場合に相当する。

この場合、サブデータバスＳ　Ｄ（ｋ）　；　（ｋ＝１
．・・・。

９）に出力された物理上の１ワードデータからアクセス
対象のビットを選択し、論理上の前後方向にシフトして
メインデータバスＭ　Ｄ　（ｋ）　；　（ｋ＝１゜・・
・、９）に出力する機能が、切換え切離し回路４に必要
である。従来技術による切換え切離し回路４の構成およ
び制御方法を第５図（ｂ）に示す。

第５図（ｂ）では８１個のスイッチ５Ｗ（ｉ、ｊ）；（
ｉ＝＝１．・・・＋９Ｌ（ｊ＝Ｌ・・・、９）を用いマ
トリックス状に配置して構成する。各スイッチ５Ｗ（ｉ
、ｊ）に付与したアルファベットＡ′〜Ｑ′の別は、連
動して導通状態または非導通状態に制御するスイッチの
別を表している。ここで、１ワードデータの第にビット
はサブデータバス５Ｄ（ｋ）に出力されるとする。例え
ば、第５図（ａ）中に斜線で示すように、物理上の１ワ
ードからワード境界の後半部のデータ１〜６を選択する
場合は、Ｆ′を付与したスイッチ５Ｗｂｙｊ）だけを導
通状態に制御する。

これにより、サブデータバス５Ｄ（１）〜５Ｄ（６）上
のデータが選択され、かつ３ビット後方シフトが行われ
て、その結果がメインデータバスＭＤ（４）〜ＭＤ（９
）に出力される。

１次元データを扱う場合は、第５図（ｂ）に示すように
、連動して導通状態または非導通状態に切換え制御され
るスイッチ５Ｗ（ｉ、ｊ）をスイッチ・マトリックス内
の同一方向、ここでは対角線方向に配置すること′ｆＪ
ｘでき、シフト量に応じて同一のアルファベットを付し
た一連のスイッチを導通状態に切り換えることによって
所定のシフト量を得られる。切換え切離し制御回路５は
、制御コードをデコードしシフト量を選択する機能だけ
でよく、単純なデコード回路で実現できる。従って５ス
イツチ５Ｗ（Ｌ、ｊ）の制御ならびにレイアウトは容易
である。

２次元のワード境界の例として、表示フレーム上の２値
画像データにおけるワード境界を第６図（ａ）に示す。

論理上、すなわちこの例では表示フレーム上の水平方向
および垂直方向に各３ビット合計９ビットで１ワードを
構成している。従って、水平方向または垂直方向の３ビ
ット毎にワード境界が存在する。このワード境界を意識
することなく半導体メモリの外部からアクセスを可能に
するには、サブメモリアレイを４組準備し、内部アドレ
スが隣接する４ワードを異なるサブメモリアレイ＃１〜
＃４に割り当てる（特願昭６２−５１６７１）。

これは第３図では、サブメモリアレイ分割数Ｐが４の場
合に相当する。２次元データを扱う場合は。

表示フレームの水平方向と垂直方向に対応した論理上２
方向のシフト機能が切換え切離し回路４に必要である。

従来技術による２次元データ切換え切離し回路４の構成
および制御方法を、第６図（ｂ）に示す。

第６図（ｂ）では８１個のスイッチＳ　Ｗ（ｉｌｊ）　
：（ｉ＝１．・・・、９ＬＦ＝Ｌ・・・、９）を用いマ
トリックス状に配置して構成する。スイッチ５Ｗ（ｉ、
ｊ）　；　（ｉ＝ｌ。

・・・＋９ＬＦ＝Ｌ・・・、９）に付したアルファベッ
トＡ′〜Ｙ′の別は、連動して導通状態または非導通状
態に制御されるスイッチ５Ｗ（ｚ、ｊ）の別を示してい
る。また、物理上の１ワード内の各ビットデータ（Ｘｔ
ｊ）は対応するサブデータバス５Ｄ（ｉ、ｊ）に出力さ
れるとする。例えば、第６図（ａ）中に斜線で示すよう
に、物理上の１ワードからアクセス対象となる左上部の
データ（１，１）。

（１，２）、（２，１）、（２，２）を選択する場合は
、Ｅ′を付与したスイッチ５Ｗ（４，ｊ）だけを４通状
態に制御する。これにより、サブデータバスＳ　Ｄ　（
Ｌｊ）　；　（ｉ＝　１，２ｔ　３　Ｌ（ｊ＝　］ｔ２
ｔ　３　）に出力された１ワードデータから４ビットの
データ（１，１）。

（１、２）　、　（２，１）、　（２，２）が選択され
、かつ水平方向に１ビット、垂直方向に１ビットのシフ
トが行われ、その結果がメインデータバスのＭＤ（２，
２）、ＭＤ（２゜３）、Ｍ　Ｄ　（３，２）、Ｍ　Ｄ　
（３，３）に出力される。

さて、第６図（ｂ）に示した切換え切離し回路４で２次
元データを扱う場合は、水平および垂直方向の両方のシ
フト量から導通状態に切り換えるスイッチを決定する機
構が切換え切難し制御回路５に必要である。具体的には
、制御コードを水平方向シフトと垂直方向シフトに分け
てデコードする回路に加えて、その出力を用いて導通状
態に切り換えるスイッチを特定する論理回路部が必要に
なるので、制御回路５の構成は複雑になる。この例では
、論理回路部は、デコード回路の２倍程度に大きい。ま
た、第６図（ｂ）中に２重の矩形で示すように、対角線
方向に並んだスイッチ５Ｗ（ｉ。

ｊ）のうち、特定のスイッチ５Ｗ（ＩＩｊ）だけを導通
状態または非導通状態に制御する必要がある。

そのため、レイアウト特にスイッチｓｗ（ｉ、ｊ）を導
通状態または非導通状態に切り換える制御線の配線が難
しくなるなどの問題があった。

［発明が解決しようとする課題］ 上記のように従来技術で２次元データ用の切換え切離し
回路を構成すると、制御回路の構成が複雑にかつ大きく
なったり制御配線が難しくなるなど、スイッチの制御や
レイアウト−ヒに問題があり、その解決を要する課題が
あった。

本発明の目的は、上述の問題点を解決するため、ワード
境界を意識することなくアクセスが可能でかつ制御なら
びにレイアウトが容易なメモリデータの切換え切離し回
路を提供することにある。

［課題を解決するための手段］ 上記の目的を達成するため、本発明では、切換え切離し
回路構成として論理上のシフト方向に対応させてシフト
回路を設け、該シフト回路を縦続接続することとした。

［作用］ 論理上のシフト方向に対応させてシフト回路を設ける本
発明の回路構成は、切換え切離し回路を構成する総スイ
ッチ数を低減させ、また特別に論理回路を必要とするよ
うなことはない。

例えば後述のように論理上の水平方向および垂直方向に
それぞれＭビット並べた２次元データで１ワードを構成
する場合のスイッチ数ｊよ、従来技術ではＭ４個必要で
あるのに対して本発明では２Ｍ３個に低減される。

したがって本発明の構成はメモリデータの切換え切離し
の制御ならびに回路のレイアウトを容易なものとする。

［実施例］ ワード境界を意識することなくアクセス可能な半導体メ
モリとして、２次元の２値画像メモリ具体的には、第６
図（ａ）に示したように、表示フレーム上の水平方向お
よび垂直方向に３ビット連続した合計９ビットのデータ
を１ワードとして扱うメモリを想定する。第３図では、
メモリアレイ分割数Ｐが４の場合に相当する。上記半導
体メモリで用いる切換え切離し回路４として、本発明の
実施例を第１図に示す６ 第１１図でＳ　Ｄ　ｂｙｊ）　；　（ｘ＝　１１２．３
）、（ｊ＝１．２．３）はサブデータバス、ＭＤ（ｉｌ
ｊ）　；　（ｉ：＝１？２＋３Ｌ（ｊ＝＝１．２．３）
はメインデータバスであり、論理上のシフト方向に対応
させて水平方向のシフトを行う第１のシフト回路と垂直
方向のシフトを行う第２のシフト回路の２段構成を採っ
ている。スイッチには、数字で始まるアルファベットＩ
Ａ〜ＩＥまたは２Ａ〜２Ｅの何れかを付与した。アルフ
ァベット先頭の数字１は表示フレームで水平方向シフト
に対応するスイッチ、数字２は垂直方向シフトに対応す
るスイッチであることを意味している。また、水平方向
シフト用スイッチＩＡ〜ＩＥにおいて、同一アルファベ
ットが付与されたスイッチは連動して導通状態または非
導通状態に切り換え制御されることを表している。垂直
方向シフト用人イッチ２Ａ〜２Ｅについても同様である
。また、物理上の１ワード内の各ビットデータ（ｉ　、
　ｊ　）は対応するサブデータバスＳ　Ｄ　（ＩＩＪ）
に出方されるとする６ 例えば、第６図（ａ）中に斜線で示すように、物理上の
１ワードからアクセス対象となる左上部のデータ（１，
１）、（１，２）、（２，１）、（２，２）を選択する
場合は、ＬＤを付したスイッチと２Ｂを付したスイッチ
だけを導通状態に切り換える。この時の動作を以下に詳
述すると、まず第１のシフト回路によって、サブデータ
バス５Ｄ（ｉ、ｊ）；（ｊ＝１，２，３）。

（ｊ＝１，２，３）に出力された物理上の１ワードデー
タから４ビットのデータ（１，１）、（１，２）、（２
ｉ、）、（２゜２）が選択され、表示フレームの水平方
向に１ビットシフトが行われる。これは第２のシフトＵ
３路の入力となり、引き続いて表示フレームの垂直方向
に１ビットシフトが行われる。結果的には、サブデータ
バスＳ　Ｄ　（１，１）、　Ｓ　Ｄ　（１，２）、　Ｓ
　Ｄ　（２，１）、　ＳＤ　（２，２）上のデータが選
択され、かつ表示フレーム上の水平および垂直方向に１
ビットずつシフトが行ねれてメインデータバスＭ　Ｄ　
（２，２）、Ｍ　Ｄ　（２，３）、ＭＤ（３，２）、Ｍ
Ｄ（３，３）　４Ｃ出力されるのである。

ワード境界に跨る１ワード相当のデータを第３図に示す
半導体メモリから読み出す場合は、上述と同様のことが
第３図中の各サブメモリアレイ２で行われる。すなわち
、各サブメモリアレイ２で物理上の１ワードから特定ビ
ットを選択してデータのシフトを行ない、その結果をメ
インデータバスに出力することにより出力並びの順に並
べられた１ワード相当のデータとなる。これは同時にア
クセスされる１ワード相当のデータとしてメモリ外部に
出力される。書込み動作もデータの流れが逆になること
を除いて同様である。

第１図に示す本発明の切換え切離し回路では、論理上の
シフト方向すなわち実施例では表示フレーム上のシフト
方向に対応させてシフト回路を設けているので、切換え
切難し制御回路５に必要な機能は制御コードを水平方向
シフトと垂直方向シフトに分けてデコードする機能だけ
である。従って、従来技術で必要であった論理回路部は
不要であり、単純なデコード回路だけで切換え切離し制
御回路５を実現できるので、構成を簡素化できる。

また、第１図中に破線で示すように、対角線方向に配置
されたスイッチＳＷを一括連動して導通状態または非導
通状態に切換え制御できるので、レイアウト特に制御信
号線の配線が容易になる。さらに、５４個という少ない
スイッチ数で切換え切離し回路を構成できる。第６図（
ｂ）に示した従来構成では８１個のスイッチが必要であ
ったことから。

本発明の切換え切離し回路を用いることにより素子数を
著しく低減できることがわかる。一般に。

論理上の水平方向および垂直方向にそれぞれＭビット並
べて構成したＭ２ビットの２次元データで１ワードを構
成する場合、第６図（ｂ）のように従来構成では、切換
え切離し回路にＭ４個のスイッチが必要である。しかし
、本発明を適用することにより、２Ｍ３個という少ない
スイッチ数で同等の機能を実現できる。

実施例では、画像データ等の２次元データを想定しワー
ド境界が水平方向および垂直方向の２方向となる場合に
ついて、切換え切離し回路の構成例を示した。実施例で
は、１ワードに割当てる画素数を表示フレーム上の水平
方向と垂直方向で等しく設定したが、１ワードに割当て
る画素数の構成方法には制約がない。また、２次元以上
さらに高次元のデータを扱う場合すなわちワード境界が
２方向以上となる場合についても、論理上のシフト方向
に対応させてシフト回路を設は縦続接続することにより
同様の構成が可能であり同等の効果を得る。

［発明の効果］ 以上説明したように１本発明の切換え切離し回路には、
用いるスイッチ数を低減できるだけでなく、スイッチの
制御ならびにレイアウトが容易になるという利点がある
。従って、ワード境界を意識することなくアクセスが可
能な半導体メモリにおいて、ワード境界が２次元以上と
なる場合すなわち論理上のシフト方向が多方向になる場
合に本発明の切換え切離し回路を適用すれば設計に要す
る時間を短縮できるだけでなく、半導体メモリを小形化
でき効果が極めて大きい。

【図面の簡単な説明】

第１図は本発明の実施例および制御方法を示す図、第２
図はワード境界を説明する図、第３図はワード境界を意
識することなくアクセス可能な半導体メモリの構成を示
す図、第４図は従来技術による切換えｔ、１３離し回路
の詳細構成を示す図、第５図は１次元データを扱う場合
における切換え切離し回路の制御方法を示す図、第６図
は２次元データを扱う場合における切換え切離し回路の
制御方法を示す図である。 １・・・内部アドレスおよび制御コード発生回路２・・
・サブメモリアレイ ３・・・サブメモリアレイおよび入出力回路４・・・切
換え切離し回路 ５・・・切換え切離し制御回路 Ｓ　Ｄ（ｋ）　；　（ｋ＝１．・・・、Ｋ）・・・サブ
データバスＭＤ（ｋ）？　（ｋ＝１．・・・、Ｋ）・・
・メインデータバス５Ｄ（ｘ、ｊ）；（１＝ＬＬ３ＬＦ
＝１．＋Ｌ３）・・・サブデータバス Ｍ　Ｄ　ｂ＋ｊ）　；　（１＝　ｉｙ２＋３）　ｔ　（
ｊ＝　ＬＬ３）・・・メインデータバス ｓ　ｗ（ｔ＋ｊ）　；　（ｉ＝　Ｌ・・・＋９Ｌ（ｊ＝
Ｌ・・・、９）・・・スイッチ 特許出願人　日本電信電話株式会社 代理人弁理士　　中　村　純之助

Claims (1)

【特許請求の範囲】
1. 多ビット構成のメモリデータから特定ビットのデータを
   選択し読み、書きするために、該選択データをビット配
   列上の所要の方向に論理上シフトして出力するメモリデ
   ータの切換え切離し回路において、論理上のシフト方向
   に対応させてシフト回路を設け、該シフト回路を縦続接
   続することを特徴とするメモリデータの切換え切離し回
   路。