JPH0482082A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチポートを持つ半導体記憶装置さらにはそ
れにおける付加機能に関し、例えば通信データのバッフ
ァメモリに適用して有効な技術に関するものである。

〔従来の技術〕

イメージ情報のような画素毎の情報の量はコード情報に
比べて極めて大きくなるため、例えばファクシミリなど
では、伝送すべき情報、量を圧縮して、データ伝送時間
を短縮することが行われている。このデータ圧縮方式と
しては１次元符号化方式がある。この方式は、２値情報
によって特定される画素のかたまり毎に符号化する方式
である。

ところで、符号化する前の情報をデータバッファに一時
的に蓄えてからデータの圧縮を行うような場合には、少
なくとも当該データバッファをアクセスして必要なデー
タを読み出し、読み出したデータに対して圧縮のための
符号化処理をソフトウェアなどを介して実行しなければ
ならない。この点については圧縮されたデータを伸長し
て元に戻す場合も同様である。即ち、従来のデータバッ
ファにはデータの圧縮／伸張機能が備えられていない。

尚、１次元符号化方式について記載された文献の例とし
ては昭和６０年１２月２５日オーム社発行の「マイクロ
コンピュータハンドブック」第１０１９頁及び第１０２
０頁がある。

また、メモリと同一チップ上にデータを圧縮するだめの
手段を有する発明として、特許出願公開番号　昭６３−
１８３６９９と特許出願公開番号昭６３−２０４５９４
がある。

〔発明が解決しようとする課題〕

従来のようにデータバッファメモリにデータの圧縮／伸
張機能が備えられていないと、データの一時的な記憶と
そのデータに対する圧縮／伸張処理とが分離されるため
、データバッファメモリと圧縮／伸張を行う回路との間
で外部データ転送を行わなければならず、また、圧縮／
伸張処理をソフトウェアを介して行うときにはプロセッ
サの負担も増え、これにより、−時的に蓄えたデータに
対する圧縮／伸張処理に時間がかかり、システムの動作
効率が低下してしまう。

本発明の目的は、データを一時的に蓄えると共にデータ
の圧縮／伸張処理を行うことができる半導体記憶装置を
提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、マルチポートを持つランダムアクセスメモリ
部と、これにおける少なくとも一つのポートに接続する
データの圧縮回路及び伸張回路を含む入出力回路部と、
前記ランダムアクセスメモリ部、入出力回路部の動作モ
ードを外部制御信号によって決定する制御手段とを、１
つの半導体基板に含めて半導体記憶装置を構成するもの
である。

圧縮される前のデータを一時的に蓄える領域としてラン
ダムアクセスメモリ部を利用する場合に、少なくとも一
つのポートが圧縮されたデータを外部との間でやりとり
できるようにするには、ランダムアクセスメモリ部から
読み出されるデータを圧縮して外部にシリアル出力させ
る動作モードと、外部から供給されるデータを伸長して
ランダムアクセスメモリ部に書き込む動作モードとを、
前記制御手段が決定する動作モードに含めておけばよＮ
。

また、圧縮されたデータを一時的に蓄える領域としてラ
ンダムアクセスメモリ部を利用する場合に、少なくとも
一つのポートが非圧縮状態の通常データを外部との間で
やりとりできるようにするには、ランダムアクセスメモ
リ部から読み出されるデータを伸長して外部に出力させ
る動作モードと、外部から供給されるデータを圧縮して
ランダムアクセスメモリ部に書き込む動作モードとを、
前記制御手段が決定する動作モードに含めればよい。

また、データの圧縮／伸張処理に一次元的な符号化方式
を採用する場合には、前記圧縮回路及び伸張回路をラン
ダムアクセスメモリ部のシリアルアクセスポートに接続
しておくことが望ましく、また、システム動作上の融通
性を考慮する場合にはランダムアクセスメモリ部におけ
るその他のポートをデータバスに接続可能なパラレルア
クセスポートにするとよい。

さらに本発明の半導体記憶装置の用途を増すには、ラン
ダムアクセスメモリ部のシリアルアクセスポートから読
み出されるデータをそのままシリアル出力する動作モー
ドをさらに前記制御手段が決定する動作モードに含めて
おくのがよい。

〔作　用〕

上記した手段によれば、ランダムアクセスメモリ部と共
に共通の半導体基板に内蔵された圧縮回路／伸張回路は
、内蔵制御手段によるランダムアクセスメモリ部との間
での内部データ転送制御だけで圧縮／伸張処理を可能に
するように働き、このことが、データの一時記憶とデー
タの圧縮／伸張処理に連続性を持たせることになって、
圧縮／伸張処理の高速化を達成する。

〔実施例〕

第１図には本発明に係る半導体記憶装置の一実施例が示
される。本実施例の半導体記憶装置５２は、公知の半導
体集積回路製造技術によってシリコンのような１個の半
導体基板に形成されており、本装置内の各回路を動作さ
せるための接置電圧ＧＮＤとその電圧よりも高い電圧Ｖ
ＣＣが供給される電源電圧端子を２つ有し、マルチポー
トを持つうンダムアクセスメモリ部１と、圧縮回路２及
び伸張回路３を含み前記ランダムアクセスメモリ部１と
外部とにシリアルインタフェースされる入出力回路部４
と、内部タイミング制御やモード設定制御を行うコント
ローラ５を含んで成る。

前記ランダムアクセスメモリ部１は、特に制限されない
が、デュアルポートを持つ画像データ用のフレームバッ
ファメモリもしくはビデオＲＡＭ類似の構成を有し、ア
ドレス選択用ＭＯ５ＦＥＴと情報記憶用のキャパシタと
からなる複数のダイナミック型メモリセルＭＣがマトリ
クス配置されて成るメモリセルアレイ１０を備える。１
１は行アドレスデコーダであり、メモリセルアレイ１０
に含まれるメモリセルＭＣの選択端子が行毎に結合され
る複数のワード線ＷＬ、〜ＷＬ工の中から１本を選択す
る。メモリセルＭＣのデータ入出力端子が列毎に結合さ
れる複数のビット線ＤＬｌ〜ＤＬアは、一方においてセ
ンスアンプＳＡ及びプリチャージ回路ＰＣに結合される
と共に、他方において列選択スイッチ回路１２とパラレ
ル入出力回路１３を介してパラレルデータ外部端子ＤＰ
０〜Ｄｐｙに接続される。前記列選択スイッチ回路１２
は列アドレスデコーダ１４の出力信号によってスイッチ
制御される。ここで前記パラレル入出力回路１３はパラ
レルデータを入出力するためのパラレルアクセスポート
の一例であり、ランダムアクセスに利用される。

第１図において１６はそれぞれが複数ビットからなる外
部アドレス信号ＡＲとＡＣが供給されるアドレスバッフ
ァ及びアドレスマルチプレクサであり、所定のタイミン
グに従って前記行アドレスデコーダ１１に内部行アドレ
ス信号ａｒを供給し、また、所定のタイミングに従って
前記列アドレスデコーダ１４に内部列アドレス信号ａＱ
を供給する。

ランダムアクセスメモリ部１はシリアルアクセスポート
の一例としてビット線ＤＬ工〜ＤＬアに接続されるデー
タレジスタ及びセレクタ１７を有し、その前段にはパラ
レルデータ転送ゲート１８が介在されている。パラレル
データ転送ゲート１８は、ランダムアクセスサイクルと
の間で択一的に選択される内部データ転送サイクルにお
いて、上記メモリセルアレイ１０から読み出される１行
分のデータをデータレジスタ及びセレクタ１７にラッチ
させる。データレジスタ及びセレクタ１７は、ラッチし
たデータをそのビット配列に対して所定のビット位置か
ら順次シリアルに出力する。また、データレジスタ及び
セレクタ１７は入出力回路部４から供給されるシリアル
データをラッチし、ラッチしたデータをパラレルデータ
転送ゲート１８を介してビット線に与える。つまり、デ
ータレジスタ及びセレクタ１７は、メモリセルアレイ１
゜と入出力回路部４との間で、データのパラレル／シリ
アル変換を行っている。

斯るシリアルデータの入出力制御は、シリアルアドレス
カウンタ２０と、その出力をデコードするシリアルデコ
ーダ１９との動作に基づいて行われる。即ち、シリアル
アドレスカウンタ２ｏは、内部データ転送サイクル（ラ
ンダムアクセスメモリ部１と入出力回路部４との間での
データ転送サイクル）において内部列アドレス信号ａｃ
をプリセットデータとして取り込み、このプリセットデ
ータに呼応する列アドレスの位置から順番にシリアルア
ドレスを生成し、これをシリアルデコーダ１９が解読す
ることによってシリアルデータを順番に入出力させる。

また、シリアルアドレスカウンタ２０は、後述するリセ
ット信号φ１０．が供給された時、ある決まった列アド
レスの位置を指定するためのシリアルアドレスを生成し
、供給される後述するシリアルクロックφ４ＩＣに同期
して列アドレスの歩進動作を行う。

前記入出力回路部４は圧縮されていないデータ（以下単
に通常データと記す）を外部との間でやりとりする第１
シリアル入出力回路２１と、圧縮されたデータを外部と
の間でやりとりする第２シリアル入出力回路２２を持ち
、選択回路２３によって前記データレジスタ及びセレク
タ１７との接続が選択される。そして、前記圧縮回路２
は第１シリアル入出力回路２１から与えられるデータを
圧縮して第２シリアル入出力回路２２を介して第２シリ
アルデ一タ外部端子Ｉ）ａｘに供給する。また、前記伸
張回路３は第２シリアル入出力回路２２から与えられる
データを伸張して第１シリアル入出力回路２１を介して
第１シリアルデータ外部端子Ｉ）ｉｔに供給する。ここ
で、前記第１及び第２シリアル入出力回路２１．２２は
、シリアルイン、シリアルアウト形式でデータを蓄える
記憶手段と、データの入出力方向と入出刃先を選択する
ためのゲートなどを含んで構成され、最も簡単な構成は
シリアルイン・シリアルアウト形式のレジスタとセレク
タによって構成することができ、或いはシリアルアクセ
スメモリによって構成してもよい。

前記圧縮回路２並びに伸張回路３で行われるデータの圧
縮／伸張の方式は、例えば−次元的な符号化／振号化方
式とすることができる。

前記コントローラ５には外部制御信号として例えばロー
・アドレス・ストローブ信号ＲＡＳ　、カラム・アドレ
ス・ストローブ信号でＷ丁、ライトイネーブル信号Ｗ百
、データトランスファ信号百下、データレシーブ信号Ｄ
Ｒ，モード信号Ｍ０ＤＥＬ、ＭＯＤＥ２．シリアルクロ
ックφ３゜とシリアルクロックφ３ｃを４分周したシリ
アルクロックφ４３Ｇがそれぞれ所定の制御信号用端子
に供給される。コントローラ５は、上記供給される各種
制御信号により動作モードの識別を行い、それに応じた
各種タイミング信号を形成する。

ロウアドレスストローブ信号ＲＡＳ−はチップ選択信号
とみなされ、そのロウレベルに呼応して内部回路が活性
化される。またこのロウアドレスストローブ信号πＡＳ
は前記カラムアドレスストローブ信号でλ百と共に行ア
ドレス信号と列アドレス信号のアドレスマルチプレクス
制御に利用される。ライトイネーブル信号ＷＥはパラレ
ル入出力回路１３を介するランダムアクセスがリード動
作かライト動作かを指示するための制御信号とされる。

尚、当該ランダムアクセスサイクルは前記データトラン
スファ信号万〒並びにデータレシーブ信号百πが共にハ
イレベルにネゲートされていることを条件に可能とされ
る。データトランスファ信号百〒は入出力回路部４にお
ける外部との間でのデータ出力動作の指示信号とみなさ
れ、また。

データレシーブ信号■πは入出力回路部４における外部
との間でのデータ入力動作の指示信号とみなされる。前
記モード信号ＭＯＤＥＬ、ＭＯＤＥ２は、データトラン
スファ信号ＤＴ又はデータレシーブ信号百■がアサート
されている状態において圧縮／伸張動作並びにシリアル
入出力回路２１゜２２の動作を決定するためのモード設
定信号とされる。データトランスファ信号百丁及びデー
タレシーブ信号百πが共にロウレベルとされる時、コン
トローラ５は、リセット信号φ１６．を形成し圧縮回＄
２．伸張回路３とシリアルアドレスカウンタ２０に供給
する。

第２図には一次元的な符号化方式を実現するための圧縮
回路２の一例ブロック図が示されている。

以下圧縮回路２についての説明をする。

圧縮回路２には、リセット信号φ１０．．シリアルクロ
ックφＩｃｙシリアルクロックφ１ｃを４分周したシリ
アルクロックφ４．ｃと通常データが供給される。

Ｄ型ラッチ回路２５はシリアルクロックφ４５Ｃに同期
して順次供給される通常データをラッチする。ハイレベ
ルのリセット信号φ１０．が供給されることにより、ア
ップカウンタ２６は初期化（クリア）される。リセット
信号φ１．．がロウレベルの時、アップカウンタ２６は
Ｄ型ラッチ回路２５の出力が変化されるまでの期間毎に
シリアルグロックφ４８Ｃのパルス数を計数する。排他
的論理和回路２７は、Ｄ型ラッチ回路２５の入力と出力
の不一致、即ちシリアル入力における相前後するビット
の不一致を検出する。アンドゲート２８は、排他的論理
和回路２７がＤ型ラッチ回路２５の入力と出力の不一致
を検出した時シリアルクロックφ１ｃを出力する。シフ
トレジスタ２９は、アンドゲート２８から供給されるシ
リアルクロックφ、０に同期してアップカウンタ２６の
計数値を出力する。したがって、シフトレジスタ２９の
出力がシリアルデータのコード情報即ち圧縮データなに
る。

シフトレジスタ２９は、シリアルイン端子Ｓｉｎが接地
されているためシフト動作が行われる毎に。

接地レベルの信号を内部に取り込むことになる。

第３図には一次元的な符号化方式を実現するための伸張
回路３の一例ブロック図が示されている。

以下伸張回路３についての説明をする。

伸張回路３は、リセット信号φ１６．．シリアルクロッ
クφ８Ｇ＋シリアルクロックφじを４分周したシリアル
クロックφ、３Ｇと圧縮データが供給される。

シフトレジスタ３２は、ナントゲート３１から出力され
る信号φえに同期して、シリアルイン端子Ｓｉｎより圧
縮データを取り込む、ナントゲート３１の出力信号φ！
は、第２シリアル入出力回路２２にも供給される９ダウ
ンカウンタ３３は、シリアククロックφ４ｓｃに同期し
て、シフトレジスタ３２から供給されたデータのダウン
動作を行う。

通常データ出力回路３４は、ロード信号ＬＯＡＤをダウ
ンカウンタ３３へ、また信号φ１と通常データを第１シ
リアル入出力回路２１へ、信号φ□を、ナントゲート３
１の一方の入力として出力する。

第４図は、通常データ出力回路３４の一例回路図である
。ノアゲート１００は、ダウンカウンタ３３の出力信号
を入力し、信号Ａ１を形成する。

信号Ａ１とデイレイ回路Ｄ１の出力信号を入力するアン
ドゲート１０１の出力信号をＢ１とする。

オアゲート１０２の出力信号を０１とする。オアゲート
１０２の出力信号Ｃ１は、Ｄ型フリップフロップ１０３
のクロック端子ＣＬＫに供給される。

Ｄ型フリップフロップ１．０４から出力された信号が、
通常データである。また、Ｄ型フリップフロップ１０４
の出力信号をＤｌとする。デイレイ回路Ｄｉ、Ｄ２は、
例えば偶数個のインバータ回路からなるものである。

第５Ａ図から第５Ｆ図には前記モード信号ＭＯＤＥＩ、
ＭＯＤＥ２によって設定可能な動作モードの態様が示さ
れる。

第５Ａ図及び第５Ｂ図は圧縮／伸張動作の行われないシ
リアルデータがランダムアクセスメモリ部１と本発明の
半導体記憶装置４２の外部（以下単に外部と記す）との
間で入出力を可能にする動作態様を示す、即ち、第５Ａ
図に示される動作モードはＭＯＤＥＬ＝ｏつＬ／へ）Ｌ
／、　ＭＯＤ　Ｅ　２　＝　。

ウレベル、百丁＝ロウレベル、ＤＲ＝ハイレベルによっ
て設定される。メモリセルアレイ１０に蓄えられていた
通常データは、データレジスタ及びセレクタ１７と選択
回路２３を介して第１シリアル入出力回路２１から外部
にシリアル出力する動作態様である。第５Ｂ図に示され
る動作モードはＭＯＤＥＬ＝ロウレベル、ＭＯＤＥ２＝
ロウレベル、ＤＴ＝ハイレベル、ＤＲ＝ロウレベルによ
って設定される２外部から第１シリアル入出力回路２１
に供給される通常データは選択回路２３とデータレジス
タ及びセレクタ１７を介してメモリセルアレイ１０に書
き込むための動作態様である。

本実施例の半導体記憶装置５２を画像表示用フレームバ
ッファメモリとして利用するような場合には、第５Ａ図
に示される動作モードを設定することにより、第１シリ
アル入出力回路２１はビデオ信号の出力ポートとして利
用可能になる。

第５Ｃ図及び第５Ｄ図はランダムアクセスメモリ部１が
通常データの記憶領域として利用される場合において外
部との間で圧縮データのシリアル入出力を行う場合の動
作態様が示される。即ち、第５Ｃ図に示される動作モー
ドはＭＯＤＥ１＝ハイレベル、ＭＯＤＥ２＝ロウレベル
、百丁＝ロウレベル、ＤＲ＝ハイレベルによって設定さ
れる。

データレジスタ及びセレクタ１フ選択回路２３と第１シ
リアル入出力回路２１を介して出力される通常データは
圧縮回路２を通過することにより圧縮データに変換され
、これを第２シリアル入出力回路２２から外部にシリア
ル出力する動作態様である。第５Ｄ図に示される動作モ
ードはＭＯＤＥ１＝ハイレベル、ＭＯＤＥ２＝ロウレベ
ル、ＤＴ＝ハイレベル、ＤＲ＝ロウレベルによって設定
される。外部から第２シリアル入出力回路２２に供給さ
れる圧縮データは伸張面ＪＩＩ３を通過することにより
通常データに変換され、第１シリアル入出力回路２１２
選択回路２３とデータレジスタ及びセレクタ１７を介し
てメモリセルアレイ１０に書き込まれる動作態様である
０本実施例の半導体記憶装置５２をイメージ情報のよう
な画素毎の情報のバッファ領域に利用する場合には、前
記第５Ｃ図に示されるような動作モードを設定すること
により、ファクシミリで得られるような情報量の多いイ
メージ情報を簡単にしかも高速にコード化圧縮して伝送
することができる。受信側では第５Ｄ図に示される動作
モードを設定しておけば受信データの一時記憶と同時に
データの伸張を行うことができる。

第５Ｅ図及び第５Ｆ図はランダムアクセスメモリ部１が
圧縮データの記憶領域として利用される場合において外
部との間で通常データのシリアルに入出力を行う場合の
動作態様が示される。即ち、第５Ｅ図に示される動作モ
ードはＭＯＤＥＬ＝ハイレベル、ＭＯＤＥ２＝ハイレベ
ル、ＤＴ＝ロウレベル、ＤＲ＝ハイレベルによって設定
される。

データレジスタ及びセレクタ１７選択回路２３と第２シ
リアル入出力回路２２を介して出力される圧縮データを
伸張回路３を通して通常データに変換し、これを第ｆシ
リアル入出力回路２１から外部にシリアル出力する動作
態様である。第５Ｆ図に示される動作モードはＭＯＤＥ
Ｌ＝ハイレベル。

ＭＯＤＥ２＝ハイレベル、ＤＴ＝ハイレベル、ＤＲ＝ロ
ウレベルによって設定される。外部から第１シリアル入
出力回路２１に供給される通常データは圧縮回路２を通
過することにより圧縮データに変換され、第２シリアル
人出力回路２２２選択回路２３とデータレジスタ及びセ
レクタ１７を介してメモリセルアレイ１０に書き込むた
めの動作態様である。第５Ｅ図や第５Ｆ図に示される動
作モードを設定することにより、見掛は上メモリセルア
レイ１０の記憶容量を増大させるのと同じ効果を得られ
る。

第６図には第５Ｃ図の動作モードにおける動作タイミン
グチャートの一例図が示される。

ロウアドレスストローブ信号ＲＡＳがハイレベルからロ
ウレベルに変化する前、データトランスファ信号百〒と
データレシーブ信号百πを共にロウレベルにするとコン
トローラ５はこれを検出してシリアルアクセスモードと
判定する。シリアルアクセスモードとは、ランダムアク
セスメモリ部１が入出力回路部４を介し外部とデータの
入出力を行うことである。データトランスファ信号百〒
とデータレシーブ信号ＤＲの立ち下がりエツジに応じて
リセット信号φｒｅｓが立ち上がる。データレシーブ信
号ＤＲの立ち上がりにより、リセット信号φｒｅｓはロ
ウレベルとなる。ここで、モード信号ＭＯＤＥＬは立ち
上がり、モード信号ＭＯＤＥ２は立ち下がっていること
によりランダムアクセスメモリ部１から入出力回路部４
の圧縮回路２を介し外部へ圧縮データのシリアル出力が
行われることになる。アップカウンタ２６は、リセット
信号が立ち下がった後の次のシリアルクロックφ４１１
Ｃの立ち下がりエツジに同期してＤ型ラッチ回路２５か
ら供給される信号をカウントし始め、Ｄ型ラッチ回路３
１から供給される信号のレベルが変化するたびにカウン
トをしなおす、Ｄ型ラッチ回路２５の入力と出力の不一
致が排他的論理和回路２７により検出されると不一致検
出信号ＮＧはハイレベルとなる。シフトレジスタ２９は
不一致検出信号ＮＣがハイレベルの間シリアルクロック
φ８ｃの立ち下がりエツジに同期して、アップカウンタ
２６がカウントした結果を出力する。このシフトレジス
タ２９から出力された信号は、圧縮データとして第２シ
リアル入出力回路２２を介して第２シリアルデータ外部
端子り、に供給される。

シリアルクロックφ４ＳＧの３クロック分のロウレベル
通常データは、圧縮回路を通過することによりシリアル
クロックφ４ｇＣの１クロック分の４ビツト２進データ
となる。また、シリアルクロックφ４１１Ｇの５クロッ
ク分のハイレベル通常データも圧縮回路を通過すること
によりシリアルクロックφ４ｊＣの１クロック分の４ビ
ツト２進データとなる。

第６図において、データトランスファ信号百〒とデータ
レシーブ信号百πが共にロウレベルになり、その後デー
タトランスファ信号百〒、モード信号ＭＯＤＥＬ、ＭＯ
ＤＥ２がハイレベル、データレシーブ信号ＤＲがロウレ
ベルとなると第５Ｆ図に示す動作モードとなる。

第７図には第５Ｄ図の動作モードにおける動作タイミン
グチャートの一例が示される。

データトランスファ信号５下とデータレシーブ信号５百
が共にロウレベルとなった後、データトランスファ信号
ＤＲ，モード信号ＭＯＤＥＬがハイレベル、データレシ
ーブ信号ＤＲ，モード信号ＭＯＤＥ２がロウレベルとな
ることにより、第２シリアル外部端子り。に供給された
データが伸張回路３を介してランダムアクセスメモリ部
エヘストアされることになる。

信号Ａ１がロウレベルとなることによりシフトレジスタ
３２は、シリアルイン端子Ｓｉｎに供給される信号を圧
縮データとしてシリアルクロックφ、０に同期して取り
込む。信号Ｂ１は、信号Ａ１がロウレベルとなることで
、ロウレベルになる。

ロード信号ＬＯＡＤは、信号Ａ１と一石−が不一致の時
、ロウレベルとなる。信号Ｃ１は、Ｄ型フリップフロッ
プ１０４のクロック信号となる。信号Ｄ１がハイレベル
の時、第１シリアル入出力回路２１より通常データが出
力されるようになる。シリアルクロックφ４ＳＣの１ク
ロック分の４ビツト２進データＤ○１０は、伸張回路を
通過することによりシリアルクロックφ４ＢＧの２クロ
ック分の通常データとなる。

第７図において、データトランスファ信号５下がロウレ
ベル、データレシーブ信号ＤＲ，モード信号ＭＯＤＥ　
Ｌ、ＭＯＤＥ２がハイレベルとなることで第５Ｅ図に示
す動作モードとなる。

第８Ａ図及び第８Ｂ図には通常データを２回圧縮して当
該データの伝送におけるセキュリティーを高めるための
動作例が示される。即ち、データ伝送すべき通常データ
がシステム内部から転送されるときには第８Ａ図に示さ
れるようにその通常データを圧縮してランダムアクセス
メモリ部１に格納する。この格納データを別のシステム
に伝送するときは第８Ｂ図に示されるようにランダムア
クセスメモリ部１から読み出される圧縮データを更にも
う一度圧縮して外部に送り出す。第９Ａ図及び第９Ｂ図
にはそのようにして２回圧縮されたデータを受信するシ
ステム側における処理例が示される。即ち、第９Ａ図に
示されるように受信時には当該受信データを１回伸長し
てランダムアクセスメモリ部１に一時的に蓄える。その
て、斯るデータを当該システム内部での処理に供するた
めに出力するときは第９Ｂ図に示されるようにもう一度
伸張してそのデータを出力する。

第１０図には圧縮／伸長処理のアルゴリズムを異にする
複数個の圧縮回路２Ａ〜２Ｃと複数個の伸長回路３Ａ〜
３Ｃを予め内蔵させる例を示す。

システムの要求使用に応じて第１シリアル入出力回路２
１．第２シリアル入出力回路２２と所定圧縮／伸長回路
をスイッチ手段ＳＷＩ、２で接続にする。スイッチ手段
ＳＷＩ、２は例えばコントローラ５からの制御信号によ
り制御されるものとする。特にこのような構成を採用す
ることにより適用されるシステムもしくは圧縮／伸長の
ための論理さらには取り扱われるデータの種類に対して
高い融通性をもって圧縮／伸長を行うことができる。

尚、第１０図の構成において第１及び第２シリアル入出
力回路２１．２２は、その圧縮／伸長論理に応じてパラ
レル入出力回路に変更してもよい。

第１１図は、第２図の圧縮回路とは別の圧縮回路−例ブ
ロック図を示す。第１１図の圧縮回路４ｏは、シリアル
クロックφ８Ｃｖシリアルクロックを４分周したシリア
ルクロックφ４８゜と通常データが供給される。また、
圧縮回路４０は通常データ入力回路４１．圧縮データ出
力回路４２．カウンタ設定回路４３．シフトレジスタ４
４とアップカウンタ４５からなる。

第１２図は、通常データ入力回路４１の一例回路図であ
る。通常データ入力回路は、２種類のシリアルクロック
φｓｃ、φ４．ｃ９通常データ、アップカウンタ４５か
らの４ビットパラレルデータＱ０〜Ｑ、とアップカウン
タ３５がカウント動作を行っている時１５カウントを越
えるとそのことを知らせるキャリー信号ＣＡが供給され
る。Ｄ型フリップフロップ１１０の出力信号をｄｅｌａ
ｙ　Ｄ　Ａ　Ｔａ２．Ｄ型フリップフロップ１１１の出
力信号をｄｅｌａｙ　ＤＡＴＡ　１　、アンドゲート１
１２の出力信号をＡ２とする。１１４は通常データとｄ
ｅｌａｙ　ＤＡＴＡ２の２つの信号を入力とする排他的
論理和回路である。１１５は１通常データとｄｅｌａｙ
　Ｄ　ＡＴＡＩの２つの信号を入力とする排他的ノア回
路である。１１６は、排他的ノア回路１１５の出力信号
をクロックとするＤ型フリップフロップである。アンド
ゲート１１７は、Ｄ型フリップフロップ１１３，１１６
と信号Ａ２の３つの信号が供給され、出力信号Ｂ２をア
ンドゲート１１９゜１２０に出力する。オアゲート１１
８は、Ｄ型フリップフロップ１１６．排他的ノア回路１
１５゜排他的論理和回路１１４の３つの信号が供給され
、出力信号面をアンドゲート１１９とカウンタ設定口Ｊ
ｌｉ３３に出力する。アンドゲート１０９が出力する信
号をＣ２とし、信号Ｃ２は、シフトレジスタ４４に供給
される。また、アンドゲート１２０が出力する信号をＤ
２とする。シフトレジスタ４４は、信号Ｄ２がロウレベ
ルの時、信号Ｃ２がハイレベルならば、その信号をシリ
アルクロックφ３゜に同期して内部に取り込み、信号Ｃ
２がロウレベルならば、シリアルイン端子Ｓｉｎより接
地レベルの信号をシリアルクロックφｓｃに同期して取
り込む。

第１３図は、圧縮データ出力回路４２の一例回路図であ
る。圧縮データ出力回路４２は、シリアルクロックφ、
８Ｇ、アップカウンタ４５から４ビットパラレルデータ
Ｑ０〜Ｑ、とシフトレジスタ４４のシリアルにシフトア
ウトされたデータが供給される。ナントゲート４６は、
その出力信号をカウンタ設定回路４３に供給する。オア
ゲート４７から出力される信号が圧縮データとされる。

第１４図は、カウンタ設定回路４３の一例回路図である
。カウンタ設定回路４３は、２種類のシリアルクロック
φ１ｌｃｔφ４．ｏ９通常データ入力回路４１から信号
面と圧縮データ出力回路４２のナントゲート４６の出力
信号が供給される。これらの信号により、アンドゲート
４８の出力信号がロウレベルとなった時アップカウンタ
４５は、初期化（クリア）される。

第１５Ａ図は、通常データが、アップカウンタ４５によ
り１４カウントされた時の第１１図における圧縮回路の
動作タイミングチャート図を示す・Ｄ型フリップフロッ
プ１１１から出力される信号ｄｅｌａｙ　Ｄ　Ａ　Ｔ　
Ａ　１は、その前段にもＤ型フリップフロップがあるた
め通常データが変化してからシリアルクロックφｓｃの
１クロック分遅れて変化する。信号ＮＭは、排他的論理
和回路１１４．排他的ノア回路１１５とＤ型フリップフ
ロップ１１６から供給されるそれぞれの信号に応じて変
化をする。Ｑ０〜Ｑ、は、アップカウンタ４５のカウン
ト状態を示す、信号Ｂ２は、アンドゲート１１２゜Ｄ型
フリップフロップ１１３，１１６から供給される信号の
うち、いずれが１つでもロウレベルとなればロウレベル
となる。信号Ｃ２は、信号πＭあるいは信号Ｂ２のいす
九か一方がロウレベルとなればロウレベルとなる。圧縮
データは、信号Ｄ２がロウレベルの間、シリアルクロッ
クφ８Ｃに同期して圧縮回路４ｏから出力される。

第１５Ｂ図は１通常データがアップカウンタにより１５
カウントされた時の第１１図における圧縮回路の動作タ
イミングチャート図を示す、先に述べた信号についての
説明は省略する。

キャリー信号でλは、アップカウンタ４５が１５カウン
トをすると一定時間立ち下がる。信号Ａ２は、キャリー
信号でアと共に立ち下がり、キャリー信号ＣＡが立ち上
がった後の一定時間後立ち上がる。圧縮データは、先に
説明したように信号Ｄ２がロウレベルの間、シリアルク
ロックφ、Ｃに同期して圧縮回路４０から出力される。

第１５Ｃ図は、通常データがアップカウンタにより１６
カウントされた時の第１１図における圧縮回路の動作タ
イミングチャート図を示す。

第１５Ａ、Ｂ図と同様に、信号Ｄ２がロウレベルの間、
シリアルクロックφ、Ｃに同期して圧縮データは、圧縮
回路４０から出力される。ここで１６を４ビツトの２進
数で表わすことができない。

そのため、まず“１”を４ビツト連続して出力し１５を
示す。次にｕＯ”を４ビツト連続して出力し、先に出力
した１５というデータに続くデータが後ろに存在するこ
とを示す。そして最下位ビットが１の４ビツト２進デー
タが出力され、１６が示される。この様に、長い同一レ
ベルの通常データが供給されても、４ピツト２進データ
をいくつかつなげることで表現が可能となる。

第１６図には本実施例の半導体記憶装置を利用したマイ
クロコンピュータシステム構成例が示される。第１６図
において５０．５１は、夫々別のマイクロプロセッサで
あり各ユニットは少なくともメインメモリ、他のマイク
ロプロセッサとのデータ入出力をするための入出力回路
部／○とマイクロプロセッサ内部をコントロールするた
めのＣＰＵを含んでいる。また、５２は本実施例の半導
体記憶装置である。このとき、本実施例の半導体記憶装
置５２は、マイクロプロセッサ５０とは第１バス手段５
３を介してランダムアクセスポートに結合され、また、
マイクロプロセッサ５１とは第２バス手段５４を介して
第２シリアルデータ外部端子り。に結合されている。こ
のマイクロコンピュータシステム構成例において本実施
例の半導体記憶装置５２はバスインタフェース的な機能
を持つが、マイクロプロセッサ５１への転送データは圧
縮データになっているので、転送データ数が減る。しか
しながらマイクロプロセッサ５０と半導体記憶装置５２
間とマイクロプロセッサ５１と半導体記憶装置５２間の
データ転送レートを同じにするとマイクロプロセッサ５
１と半導体記憶装置５２間の第２バス手段５４に空き時
間ができてしまう。そこでその空いている第２バス手段
５４を利用してマイクロプロセッサ５１は特に図示しな
い別のマイクロプロセッサとデータ転送を行うことによ
りマイクロコンピュータシステムとしての全体のスルー
プットが向上する。

第１７図には本実施例の半導体記憶装置を利用した別の
マイクロコンピュータシステム構成例が示される。第１
７図において５５〜５７は夫々別のマイクロプロセッサ
である。特にマイクロプロセッサ５５．５６にはそれぞ
れＣＰＵと本実施例の半導体記憶装置５２が含まれ、半
導体記憶装置５２はＣＰＵによりその動作が制御される
。もう一つのマイクロプロセッサ５７は他のシステムと
データの入出力を行うための入出力回路Ｉ１０゜当該半
導体記憶装置５２とは別の半導体記憶装置５８と、マイ
クロプロセッサ５７内のコントロールをするＣＰＵを含
んでいる。このときマイクロプロセッサ５５．５６は半
導体記憶装置５２の第２シリアル入出力回路２２を介し
て接続さ九ている。斯る構成において双方のマイクロプ
ロセッサ５５．５６間では圧縮データによってデータ伝
送を行うことができるからデータ伝送時間の短縮が図ら
れる。また、双方のマイクロプロセッサ５５゜５６に含
まれる半導体記憶装置５２にそれぞれのＣＰＵにより第
８Ａ図及び第８Ｂ図に示される動作モードと第９Ａ図及
び第９Ｂ図に示される動作モードが設定される場合には
、双方でやりとりされるデータには一種の暗号化が施さ
れる結果、伝送データに対するセキュリティーが向上さ
れる。

以上本発明を実施例に基づいて具体的に説明したが本発
明はそれに限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更することができる。例えばラ
ンダムアクセスメモリ部や入出力回路部の構成、さらに
は本発明の半導体記憶装置が適用されるシステム構成は
適宜変更することができる。また、圧縮回路や伸長回路
の構成自体もしくはその変換論理も種々変更可能である
。

そして、半導体記憶装置における動作モードの設定の仕
方や種類そしてその内容に関しても適宜変更可能である
。例えば入出力回路部４の各回路は、ユーザの仕様によ
り動作モード決定後は変更不可能にしたり、あるいは、
メモリアレイ内の圧縮データが蓄えられている場所を示
すアドレス又は、通常データが蓄えられている場所を示
すアドレスをＣＰＵが管理しておくことにより、読み出
し動作ごとに入出力回路部４の各回路の動作モードをＣ
ＰＵが設定する。さらに、上記実施例の半導体記憶装置
に対してはランダムアクセスメモリとしての機能を用い
ずに専ら圧縮／伸長回路の機能だけを用いるような利用
の仕方もある。即ち、例えば第１図に従えば、第１シリ
アルデータ外部端子ＤｊＬから第１シリアル入出力回路
２１を介して供給されたデータを圧縮回路２で圧縮し、
そのまま第２シリアル入出力回路２２を介し第２シリア
ルデータ外部端子り。から他のシステムに供給する。

またその逆即ち第２シリアルデータ外部端子Ｄｓｔから
第２シリアル入出力回路２２を介し与えられる圧縮デー
タを伸長回路３で伸長し、そのまま第１シリアル入出力
回路２１を介し第１シリアルデータ外部端子Ｄｓ工から
別のシステムに供給する。

また、第１．第２シリアル入出力回路に結合される外部
端子を共通にするよう選択回路２３のような機能を有す
る選択回路を付加してもよい。第５Ａ図〜第５Ｆ図、第
８Ａ図、第８Ｂ図、第９Ａ図。

第９Ｂ図及び第１０図においては、第２図の圧縮回路で
示されているが、これは第１１図の圧縮回路も適用する
ことができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である通信データのバッフ
ァメモリに専ら適用する場合について説明したが、本発
明はそれに限定されずデータの汎用的な格納領域など各
種半導体記憶装置に適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、マルチポートを持つランダムアクセスメモリ
部における少なくとも一つのポートに接続するデータの
圧縮回路及び伸張回路を含む入出力回路部と、それらに
対する制御手段とを含めて半導体記憶装置を構成するこ
とにより、データの一時記憶とデータの圧縮／伸張処理
に連続性を持たせることができ、これにより、−時記憶
したデータに対して、プロセッサもしくはソフトウェア
に負担を掛けることなく高速に圧縮／伸張処理を行うこ
とができるという効果がある。

また１本装置は、ランダムアクセスメモリ部から読み出
されるデータを圧縮して外部にシリアル出力させる動作
モードと、外部から供給されるデータを伸長してランダ
ムアクセスメモリ部に書き込む動作モードとを持つこと
により、圧縮される前のデータを一時的に蓄える領域と
してランダムアクセスメモリ部を利用する場合に、少な
くとも一つのボートと外部との間での圧縮データのやり
とりを簡単な制御によって実現することができる。

また、本装置は、ランダムアクセスメモリ部から読み出
されるデータを伸長して外部に出力させる動作モードと
、外部から供給されるデータを圧縮してランダムアクセ
スメモリ部に書き込む動作モードとを含めることにより
、圧縮されたデータを一時的に蓄える領域としてランダ
ムアクセスメモリ部を利用する場合に、少なくとも一つ
のポートと外部との間での通常データのやりとりを簡単
な制御によって実現することができる。

また、前記圧縮回路及び伸張回路をシリアルアクセスポ
ートに接続しておくことにより、データの圧縮／伸張処
理に一次元的な符号化方式を採用することができるよう
になる。

また、ランダムアクセスメモリ部におけるその他のボー
トをデータバスに接続可能なパラレルアクセスポートに
することにより、システム動作もしくは種々のシステム
要求仕様に対して高い融通性を発揮させることができる
。

さらに、ランダムアクセスメモリ部のシリアルアクセス
ポートから読出されるデータをそのままシリアル出力す
る動作モードを選択可能にしておくことにより、本発明
の半導体記憶装置を従来からある画像表示用のフレーム
バッファメモリもしくはビデオＲＡＭとしても簡単に流
用可能になり、その用途を増すことができるようになる
。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の一実施例ブロッ
ク図。 第２図は圧縮回路の一例ブロック図、 第３図は伸張回路の一例ブロック図。 第４図は通常データ出力回路の一例回路図、第５Ａ図か
ら第５Ｆ図は第１図の半導体記憶装置における一部動作
モードの態様説明図、第６図は第５Ｃ図の動作モードに
おけるタイミングチャートの一例図、 第７図は第５Ｄ図の動作モードにおけるタイミングチャ
ートの一例図、 第８Ａ＠及び第８Ｂ図は複数回の圧縮処理によるデータ
セキュリティ向上のための−例動作モードの態様説明図
、 第９Ａ図及び第９Ｂ図は複数回の伸張処理によるデータ
セキュリティ向上のためのｍ個動作モードの態様説明図
、 第１０図は入出力回路部の他の例を示すブロック図、 第１１図は他の圧縮回路−例ブロック図、第１２図は通
常データ入力回路の一例回路図。 第１３図は圧縮データ出力回路の一例回路図、第１４図
はカウンタ設定回路の一例回路図、第１５Ａ図から第１
５Ｃ図は第１１図の圧縮回路の動作タイミングチャート
図。 第１６図は第１図の半導体記憶装置を利用したｍ個シス
テム構成ブロック図、 第１７図は第１図の半導体記憶装置を利用した別のｍ個
システム構成ブロック図である。 ＳＷＩ、ＳＷ２・・・スイッチ手段、Ｉｌｏ・・・入出
力回路、ＤＰＯｔ　ＤＰア・・・パラレルデータ外部端
子、Ｄｌ・・・第１シリアルデータ外部端子、Ｄ８１・
・・第２シリアルデータ外部端子、ＭＣ・・・ダイナミ
ック型メモリセル、 ヤージ回路。 ＳＡ・・・センスアンプ、 ｐｃ・・・プリチ 第５Ａ図 第５Ｂ図 第５Ｃ図 第５Ｄ図 第５Ｅ図 第５Ｆ図 第８Ａ図 第８Ｂ図

Claims (1)

1. 【特許請求の範囲】 １、データを蓄えるための複数のメモリセルを有するメ
   モリ手段と、 上記メモリ手段にｃｏｕｐｌｅされ、供給されるデータ
   を圧縮するための圧縮手段と、 上記メモリ手段にｃｏｕｐｌｅされ、供給されるデータ
   を伸張するための伸張手段を１つの半導体基板上に形成
   する半導体記憶装置。