JPH01309435A - 回線シミュレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、通信機器の性能試験等のために通信路に生じ
得るノイズ現象を模擬的に発生させる回線シミュレータ
に関する。

［従来の技術］ 近年、ディジタル通信技術の発達に伴ない、種々の通信
手順を内蔵したＬＳＩの開発が盛んに行われているが、
通信用に開発されたＬＳＩをテストし評価するには、実
際の通信路において起こり得る現象を取り入れる必要が
ある。特に実際の通信路にはノイズがつきものであり、
ノイズによるエラーが伝送信号に発生する。それ故、通
信用ＬＳＩは、通信路に生じ得るノイズを考慮して設計
されなければならない。そこで、通信用ＬＳＩを試作し
た時にテストするため、一定のノイズを与えてそれに対
するエラーレート（発生率）を測定する装置が知られて
いる。

［発明が解決しようとする課題］ しかしながら、従来のエラーレート測定装置では、通信
用ＬＳＩに与えるノイズは静電ノイズ発生器で発生する
アナログノイズであり、そのパターンは一定のものに固
定されているため、実際に生じ得るノイズやその他の現
象を反映しているものでなく、種々のノイズに対するエ
ラーレートの測定はできないという問題点があった。

本発明はかかる問題点に鑑みてなされたものであり、通
信用ＬＳＩ等の開発に際し、通信回線において実際に生
じ得るノイズ現象を模擬的に発生させることができ、且
つ発生するノイズの形態を選択できる回線シミュレータ
を提供することを目的とする。

［課題を解決するための手段］ 本発明は、実際の通信回線をシミュレートする回線シミ
ュレータであって、通信回線で生じ得るノイズを発生す
るためのビットエラーレート、ビットエラーパルス幅及
びビットエラーモードを可変設定する設定手段と、乱数
を発生する乱数発生手段と、該乱数発生手段で発生した
乱数を前記設定手段で設定されたビットエラーレートに
従って選択し、前記設定手段で設定されたパルス幅を持
つビットエラーパルスとして出力するビットエラーパル
ス発生手段と、該ビットエラーパルスが発生している間
、外部から入力された信号に、前記設定手段で設定され
たビットエラーモードによって決定されるノイズを付加
して出力する回線部とを備え、前記設定手段はビットエ
ラーモードとして高、低及び反転の３パターンが設定可
能であり、前記回線部は設定手段から与えられたパター
ンに応じてレベルが高、低又は反転したノイズ信号を出
力するように構成したことを特徴とする。

［作用］ 本発明の回線シミュレータにおいては、設定手段でビッ
トエラーレート、ビットエラーパルス幅及びビットエラ
ーモードを予め設定する。ビットエラーパルス発生手段
では、乱数発生手段で発生した乱数を設定手段から与え
られたビットエラーレートに従って選択し、同様に設定
手段から与えられたパルス幅をもつビットエラーパルス
を発生する。回線部は、このビットエラーパルスのパル
ス幅を有し、上記設定手段で設定されたエラーモードに
よりレベルが高、低又は反転したノイズを出力する。こ
れにより、種々のノイズ幅と実際に発生する形態をもつ
ノイズについて通信手順等のテストを行なうことができ
る。

［実施例］ 第１図は本発明の一実施例を示し、第２図は実施例の回
線シミュレータを接続した通信システムを示す。図の回
線シミュレータは、パラメータ設定器ｌとシミュレータ
本体３と回線部４とから成゛るリ パラメータ設定器１は、通信回線で生じ得るノイズを発
生するためのビットエラーレート等のパラメータをバス
２を介してシミュレータ本体３に入力するものであり、
このパラメータ設定器としてはマイクロコンピュータが
使用できる。

シミュレータ本体３は、パラメータ設定器１で設定され
たパラメータを保持すると共に、後述の回路で発生した
乱数を上記パラメータに従って選択してビットエラー信
号を発生するものであり、第１図に示す各種のレジスタ
から成るレジスタファイル７と、ビットエラー信号を発
生する信号発生部８と、各回路部の動作に必要なりロッ
ク信号を供給するクロック発生回路９とを含む。

第２図の通信システムでは、本発明の回線シミュレータ
で複数（この場合３本）の回線のシミュレーションを行
うため、シミュレータ本体３に複数の回線部４Ａ　、４
Ｂ　、４Ｃを接続している。各回線部は、複数の通信装
置５Ａ、５Ｂ　、５Ｃをループ状に接続した伝送路６Ａ
、６Ｂ　、６Ｇに接続される。使用時には、シミュレー
タ本体３で発生したビットエラー信号を回線部４Ａ　、
　４Ｂ　、　４Ｃに送り、各回線部で各伝送路６Ａ　、
６Ｂ　、６Ｃから入力された信号にノイズを加える処理
を施して出力する。従って、各通信装置５Ａ　、　５Ｂ
　、　５Ｃの出力をチエツクすることにより、耐ノイズ
性等のテストをすることができる。

以下、第１図に示した回線シミュレータの構成と作用を
説明する。

まず、レジスタファイル７は、パラメータ設定器１で設
定されたパラメータを保持する保持手段として機能する
もので、乱数初期値設定レジスタ１１、ビットエラーレ
ート設定レジスタ１２、ビットエラーパルス幅設定レジ
スタ１３、ビットエラーモード設定レジスタ１４、立上
り遅れ設定レジスタ１５、立下り遅れ設定レジスタ１６
、及び回線断続レジスタ１７を含んでいる。

乱数初期値設定レジスタ１１は、後述の疑似乱数発生回
路２１の初期値を設定するためのレジスタである。この
、レジスタに初期値を書き込むことにより、疑似乱数発
生回路２１に直接プリセットを行う。また、このレジス
タで一定の初期値を設定すると、疑似乱数発生回路２１
から同じビットエラーパターンを生成できるので、再テ
ストをする場合等に有効である。

ビットエラーレート設定レジスタ１２は、ビットエラー
レートを設定するためのレジスタで、１回線当り約１Ｏ
−３〜１０−８回７ｂｉｔのエラーを設定できる。各回
線は、同じビットエラーレートでビ・ントエラーを発生
する。また、このレジスタにより各回線毎にビットエラ
ー発生又は非発生を設定することができる。

ビットエラーパルス幅設定レジスタ１３は、後述のビッ
トエラー発生時にそのパルス幅を設定するレジスタであ
る。設定範囲は０−ＦＦＦ、Ｆであり、その設定値ｎに
よりｎ〜（ｎ＋　１）　舊ｓｅｃのパルス幅が発生する
。

ビットエラーモード設定レジスタ１４は、後述のように
、伝送路から回線部４に入力された信号にノイズとして
付加するビットエラーの種類（Ｎｏｒｍａｌ、Ｈｉｇｈ
、Ｌｏｗ又は反転）を設定するためのレジスタである。

これをＮｏｒｍａｌ″に設定した場合は、後述のビット
エラー発生時でも、回線部４に入力された信号は変化し
ない。しかし、”Ｈｉｇｈ″に設定した場合は、ビット
エラー発生時に入力信号がＨレベルに変化して回線部４
から出力され、”Ｌｏｗ”に設定した場合は、ビットエ
ラー発生時に入力信号がＬレベルに変化して出力される
。また、反転モードにした場合は、ビットエラー発生時
に入力信号が反転して出力される。このビットエラーモ
ード設定レジスター４は、複数の回線に対し別々に設定
できる。

立上り、立下り遅れ設定レジスター５．１６は、実際の
伝送路で生ずる立上り時間の遅れ及び立下り時間の遅れ
を個別に設定するレジスタである。

クロック発生回路９で発生するクロック周波数をボーレ
ートの１６倍に設定した場合、１７１８デ一タビツト時
間単位の遅れを設定できる。これらのレジスタによる遅
れ時間の設定も、複数の回線に対して別々にできる。

回線断続レジスター７は、回線部に伝送路を断続するた
めのレジスタであり、回線部４からの出力を高インピー
ダンスにすることができる。

次に、信号発生部８は、実際の伝送路に生じ得る現象の
シミュレーシせンを行うための各種信号を発生する部分
であり、疑似乱数発生回路２１、ビットエラー発生回路
２２及びビットエラーパルス幅発生回路２３から成る。

疑似乱数発生回路２１は、第３図に示すように３２個の
ＤフリップフロップＤ１〜Ｄ３２と、１３個のＥｘｃｌ
ｕｓｉｖｅ　ＯＲ回路Ｅｌ−Ｅ１３とから成り、次式に
従って疑似乱数を生成する。

Ｘ３２＋Ｘ２６＋Ｘ２３＋Ｘ２２＋Ｘ１６＋Ｘ１２＋Ｘ
１１＋Ｘ１０＋ｘｓ　＋Ｘ７　＋Ｘ５　＋Ｘ４　＋Ｘ２
＋Ｘ１　＋１すなわち、順次接続したＤフリップフロッ
プＤ１〜Ｄ３２の間ニＥｘｃｌｕｓｉｖｅ　ＯＲ回路Ｅ
ｌ　〜Ｅ’１３を介在させ、各フリップフロップＤ３２
〜Ｄ１の出力Ｘ３２〜ｘ１を変化させることにより、疑
似乱数を発生するものである。このような構成の疑似乱
数発生回路それ自体は公知である。

この疑似乱数発生回路２１に供給されるクロック周波数
の範囲は１ＭＨｚ〜３１．２５　Ｋ）Ｉｚで、通常は通
信速度（ボーレート）に合わせる。しかし、通信速度と
異なる値に設定することにより、ビットエラーレートを
大きく変えることもできる。例えばＬＭ）ｌｚのクロッ
クで動作させた場合の周期は、約１．２時間である。

この疑似乱数発生回路２１では、発生する乱数の初期値
を設定するため、各ＤフリップフロップＤ３２〜Ｄ１は
セット端子を有し、その端子に前述の乱数初期値設定レ
ジスタ１１の出力信号を入力することで、Ｄフリップフ
ロップをセット状態にする。すなわち、乱数初期値設定
レジスタ１１に初期値を書き込むことにより、そのレジ
スタ出力がＤフリップフロップＤ３２〜Ｄ１のセット端
子に加えられ、疑似乱数発生回路２１の初期値をプリセ
ットすることができる。

次に、ビットエラー発生回路２２は、第４図に示すよう
に、前記ビットエラーレート設定レジスタ１２からの、
ビットエラー信号をデコードするデコーダ３１と、この
デコーダ３１からの信号により、疑似乱数発生回路２１
で生成した疑似乱数のうち使用する信号のみを出力する
データセレクタ３２と、このデータセレクタ３２から出
力される信号が全てＨのときにビットエラー発生信号を
出力するＡＮＤ回路３３とから成る。結果として、デー
タセレクタ３２で選択された乱数信号の数をｎとすると
、１／２ｎの確率でビットエラー発生信号が出力される
。

また、ビットエラーパルス幅発生回路２３は、第５図に
示すようにタイマ３４とＲＳフリップフロップ３５とか
ら成る。動作時には、第６図に示すように、上記ビット
エラー発生回路２２からの出力（ビットエラー発生信号
）をスタート信号としてタイマ３４を始動させると共に
、ＲＳフリップフロップ３５をセットし、ビットエラー
パルスを発生する。タイマ３４は、前述のビットエラー
パルス幅設定レジスタ１３で設定されたパルス幅をカウ
ントした後、ＲＳフリップフロップ３５をリセットする
。これにより、設定されたパルス幅のビットエラーが得
られる。そのパルス幅は設定値ｎに対しｎ〜（ｎ＋１）
ｇｓｅｃとなる。ビットエラーパルスが終了しないうち
に次の信号が来た時には、その時点から更に設定値だけ
パルス幅を伸ばす。

このピントエラーパルス幅発生回路２３は、第２図のよ
うに複数の回線部４Ａ、４Ｂ　、４Ｃを接続した場合に
は、各回線部にそれぞれ異なるパルス幅を発生させるよ
うに回線部の個数分設けられる。

クロック発生回路９は、一定周波数（例えば１６ＭＨ２
）の水晶発振モジュールからの出力信号を分周し、上述
の各回路に必要なりロック信号を発生するものである。

次に、回線部４は、これに入力された信号をシミュレー
タ本体３から与えられたパラメータ通りに加工して出力
する部分であり、回線断続もここで行う。また、プロト
コルアナライザ等の外部装置を接続して、モニタ又はシ
ミュレーションをすることも可能である。

詳細には第７図に示すように、回線部４は、伝送路から
入力された信号をレベル変換するレシーバ４１と、入力
信号の立上りを検出する立上り検出回路４２と、タイマ
４３及び４４と、入力信号の立下りを検出する立下り検
出回路４５と、ＲＳフリップフロップ４６と、ノイズ付
加回路４７と、その出力信号をレベル変換して伝送路に
出力するドライバ４Ｂとを備えている。各検出回路４２
゜４５はＤフリップフロップで、各タイマ４３，４４は
ダウンカウンタでそれぞれ構成される。

動作時には、検出回路４２．４５が入力信号の立」ニリ
、立下りを検出すると、タイマ４３．４４を始動させる
。各タイマ４３．４４は、それぞれレジスタファイル７
の立上り、立下り遅れ設定レジスタ１５．１６から送ら
れる信号（立上り、立下り遅れ値）で決められた遅れ時
間後に出力を変化させる。ＲＳフリップフロップ４６は
、立上り遅れタイマ４３の出力変化でセットされ、立下
り遅れタイマ４４の出力変化でリセットされる。これに
より、第８図に示すように、予め設定された立上り、立
下り遅れをもつ信号が出力される。

このように、検出回路４２．４５とタイマ４３及び４４
とＲＳフリップフロップ４６とは、伝送路から入力され
る信号の立上り時間及び立下り時間を、それぞれｌデー
タビット時間未満の範囲（次の信号変化の直前まで）で
遅らせることができる波形変換回路を構成している。設
定値をｎ、この回路に用いるクロックの周期をＴとする
と、遅延時間はｎＴ〜（ｎ＋１）Ｔである。

タイマ４３及び４４に供給するクロック信号としては、
通常はボーレートの１６倍の周波数を用いるが、これよ
り周波数の小さいクロックを用いて長い遅延を生じさせ
ることもできる。この場合、立上り遅延時間は次の立上
りの直前まで、立下り遅延時間は次の立下りの直前まで
となる。

上記波形変換回路は、立上り／立下りの遅延時間をそれ
ぞれ個別に設定することにより、入力信号のデユーティ
比を変えることができる。また、各遅れ値を変化させる
ことにより、ジッタ（波形のゆらぎ）を生じさせること
もできる。

次に、回線部４のノイズ出力回路４７は、ＲＳフリップ
フロップ４６から出力された信号に、前述のビットエラ
ーモード設定レジスタ１４からの出力で指定されたエラ
ーモード（Ｎｏｒｍａｌ、　Ｈｉｇｈ、Ｌｏｗ又は反転
）のノイズを付加するものであり、ビットエラーが発生
していない時（ビットエラーパルスがＬの時）には、エ
ラーモードに関係なく入力信号をそのまま出力するが、
ビットエラーが発生している時（ビットエラーパルスが
Ｈの時）は、エラーモードに従って入力信号を変化させ
て出力する。

すなわち、エラーモードがＬｏｗ固定の場合にはビット
エラーが発生している間、出力は入力に関係なく　　Ｌ
ｏｗになり、エラーモードが旧ｇｈ固定の場合には、ビ
ットエラーが発生している間、出力は入力に関係なく旧
ｇｈになる。エラーモードが反転の場合も同様に、ビッ
トエラーが発生している聞出力は入力の反転となる。エ
ラーモードがＮｏｒｍａｌの場合には、ビットエラーが
発生していても、入力信号がそのまま出力される（ノイ
ズは付加されない）。

上記ノイズ付加回路４７からの出力信号は、ドライバ４
８でレベル変換されて伝送路に出力されるが、ドライバ
４８は、前述の回線断続レジスタ１７からの回線断信号
で閉じられる。すなわち、回線断続レジスタ１７が回線
断信号を出力した時は、ドライバ４８の出力側が高イン
ピーダンスとなり、伝送路を実質的に切断状態とするこ
とかできる。

かくして、実施例の回線シミュレータは、乱数をベース
として予め設定したビットエラーを生じさせ、これに対
する通信装置の反応等のテストを可能にするものである
。また、通信回線で生じ得る波形歪をシミュレートする
ことや回線切断も可能であり、通信装置の性能を総合的
にテストすることができる。

以上、本発明を実施例によって説明したが、本発明はこ
れに限らず、回線シミュレータの各回路部は、上記の機
能を有するものであれば任意の回路で構成することがで
きる。

［発明の効果］ 以上のように、本発明によれば、ノイズの発生形態を高
、低、反転の３つのパターンに設定可能とし、ノイズ幅
も任意に設定し又は変更できるようにしたので、実際の
通信回線上でディジタル信号に生じ得る代表的なノイズ
パターンについて通信装置の試験をすることができ、実
際に通信回線を設置しなくても、種々のノイズ現象に対
する通信テストが可能になる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は本
発明の回線シミュレータを接続した通信システムの例を
示すブロック図、 第３図は疑似乱数発生回路の説明図、 第４図はビットエラー発生回路の構成図、第５図はビッ
トエラーパルス幅発生回路の構成図、 第６図はビットエラーパルス幅発生回路に入力される信
号とその出力信号を示す波形図、第７図は回線部の構成
図、 第８図は回線部の波形変換回路に入力される信号とその
出力信号を示す波形図である。 ■−〜−−パラメータ設定器、 ２−一一−バス、 ３−一−−シミュレータ本体、 ４−一一一回線部、 ５Ａ　、５Ｂ　、５Ｃ−−〜−通信装置、６Ａ　、６Ｂ
　、６Ｃ−−−−伝送路、７−−−−レジスタフアイル
。 ８−一一一信号発生部、 ９−一一一クロック発生回路。

Claims (1)

1. 【特許請求の範囲】 通信回線で生じ得るノイズを発生するためのビットエラ
   ーレート、ビットエラーパルス幅及びビットエラーモー
   ドを可変設定する設定手段と、乱数を発生する乱数発生
   手段と、 該乱数発生手段で発生した乱数を前記設定手段で設定さ
   れたビットエラーレートに従って選択し前記設定手段で
   設定されたパルス幅を持つビットエラーパルスとして出
   力するビットエラーパルス発生手段と、 前記ビットエラーパルスが発生している間、外部から入
   力された信号に、前記設定手段で設定されたビットエラ
   ーモードによって決定されるノイズを付加して出力する
   回線部とを備え、 前記設定手段は前記ビットエラーモードとして高、低及
   び反転の３パターンが設定可能であり、前記回線部は、
   前記設定手段から与えられたパターンに応じてレベルが
   高、低又は反転したノイズ信号を出力するように構成し
   たことを特徴とする回線シミュレータ。