JPH01310459A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮血立ヱ 本発明はメモリ制御回路に関し、特にデータ処理装置に
おけるＣ　Ｐ　Ｕ　（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓ
ｉｎｑ　Ｕｎｉｔ）のメモリ制御回路に関する。

良米及韮 従来、複数のバンクから構成されるメモリの各アドレス
に対しては１つのアドレスごとにデータの書込みを行っ
ていた。その従来のメモリ制御回路について第２図を用
いて説明する。

第２図は従来のメモリ制御回路の構成を示す系統図であ
る１図において従来のメモリ制御回路は、ＲＯＭ　（Ｒ
ｅａｄ　０ｎｌｙ　Ｈｅｎｏｒｙ）　１と、アドレスデ
コーダ２と、ＣＰＵ３と、アドレス切替回路４と、調停
回路５と、バンクデコーダ６と、リフレッシ、：Ｌ　／
　Ｄ　Ｍ　Ａ　（Ｄ！ｒｅＣｔ　Ｈｅ１ｌＯｒｌ／　Ａ
ｃｃｅｓｓ）回路８と、バンク制御回路つと、メモリ１
０と、バッファ回路１１と、パリティ回１ｉ１１５１２
とを含んで構成されている。

ＲＯＭ１は、ＣＰＵ３が実行すべきプログラムを格納す
るものである。

アドレスデコーダ２はＣＰＵ３が送出するアドレスをデ
コードするものである。

ＣＰＵ３はＲＯＭ１及びメモリ１０の内容をフェッチ、
解釈又は実行するものである。

アドレス選択回路４はＣＰＵ３又はリフレッシュ／ＤＭ
Ａ回路７がメモリ１０へ送出するアドレスを調停回路５
の出力に応じて選択するものである。

調停回路５はメモリ１０をアクセスするＣＰＵ３やリフ
レッシュ／ＤＭＡ回路７等の調停を行うものである。

バンクデコーダ６はＣＰＵ３又はリフレッシュ／ＤＭＡ
回路７からのアドレスをもとにメモリ１０のどのバンク
をアクセスするのかを決定するものである。

リフレッシュ／ＤＭＡ回路７はメモリ１０のリフレッシ
ュ制御やＤＭＡの制御を行うものである。

タイミング制御回路８は調停回路５の出力を得た後、時
間調整した上でメモリコントロール信号を生成・出力す
るものである。

バンク制御回路９はメモリ１０の各バンクに対応して設
けられ、タイミング制御回路８の出力によりメモリコン
トロール信号を有効にするものである。

メモリ１０はＤ　ＲＡ　Ｍ　（Ｄｉｎａｎｉｃ　Ｒａｎ
ｄｏｎ　Ａｃｃｅｓｓ　ＭｅＩｉｏｒｙ）が複数束まっ
て構成され、Ｏ〜ｎまでのバンクを有するものである。

また、周知のパリティピットを有する。

バッファ回路１１はメモリ１０に与えるアドレス及びデ
ータのバッファ回路であり、メモリ１０の各バンクに対
応して設けちれるものである。

パリティ回路１２はメモリ１０に書込むパリティデータ
の生成を行う他に、読出す際のチエツクを行うものであ
る。

かかる構成からなるメモリ制御回路において、電源を投
入すると、ＣＰＵ３はＲＯＭ１内の初期診断プログラム
により簡単なハードウェアの診断を実施する。この場合
において通常、メモリ１０の各バンクの特定エリアをテ
ストした後、正常であればメモリ１０に対してパリティ
データを正しく付加するために各バンクの全エリアに対
してダミーデータを書込む。

詳述すると、ＣＰＵ３はメモリ１０のバンク０に対して
ダミーデータを書込むなめ、アドレスを送出する。する
と、アドレスデコーダ２からメモリアクセス要求信号が
送出され、調停口＃１５に入力される。調停回路５では
リフレッシュ／ＤＭＡ回路７とのメモリ１０へのアクセ
ス権の調停が行われる。

ＣＰＵ３が調停回路５によって選択されるとメモリタイ
ミング回ＦＩ＠８はメモリコントロール信号を送出する
準備をする。メモリコントロール信号はＲＡ　Ｓ　（Ｒ
ｏｗ　Ａｄｄｒｅｓｓ　５ｔｒｏｂｅ）　、ＣＡ　Ｓ　
（Ｃｏｌｕｎｎ　Ａｄｄｒｅｓｓ　５ｔｒｏｂｅ）及び
ＷＥ（Ｗｒｉｔｅ　Ｅｎａｂｌｅ）の３つの信号から構
成されるものである。

調停回路５によりＣＰＵ３が選択されると同時にバンク
デコーダ６はＣＰＵ３が与えたアドレスをもとにメモリ
１ｏのどのバンクをアクセスするのかを決定する。そし
て、バンク制御回路って有効となるべきバンクにのみメ
モリコントロール信号が入力されるようにバンクデコー
ダ６は信号を送出する。また、メモリタイミング回路８
からのメモリコントロール信号によりアクセスすべき唯
一のアドレスを決定する０以上の動作を繰返すことによ
りメモリ１０のバンク０〜ｎの全アドレスを１つずつア
クセスしながらダミーデータを書込むのである。

しかしながら、その場合、メモリ容量が大きくなるにつ
′れて、ダミーデータを書込む時間が非常に大きくなっ
てしまうため、システムの立上げに時間がかかるという
欠点があった。

例えば、１つのアドレスにダミーデータを書込む時間を
２　［μｓｅｃ　］とすると、１　［ＭＢ］を書込む際
、３２ビツト巾のＣＰＵで０．５２　［Ｓｅｃ　］１６
ビツト巾のＣＰＵだと１．０５　［Ｓｅｃ　］かかる、
また、１６［ＭＢ］を書込む際、３２ビツト巾のＣＰＵ
で８．３２　［Ｓｅｃ　］、１６ビツト巾のＣＰＵだと
１６．８　［Ｓｅｃ　］かかる。

九肌立亘工 本発明の目的は、システムの立上げの時間を短縮するこ
とができるメモリ制御回路を提供することである。

ユｙドソ１戊 本発明のメモリ制御回路は、アドレスを指定するアドレ
ス指定信号を入力することにより該アドレスに対して書
込み可能な状態となる複数のバンりから構成される記憶
手段と、所定のデータ及び前記データの誤りを訂正する
ための符号を前記記憶手段に書込む際、前記記憶手段内
の全バンクに対して前記アドレス指定信号を入力せしめ
るアドレス指定信号送出手段とを有することを特徴とす
る。

尺生頂 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるメモリ制御回路の一実施例の構成
を示す系統図である。図において本発明の一実施例によ
るメモリ制御回路は従来のメモリ制御回路（第１図参照
）にダミーライトレジスタ１３と、ダミーライト制御回
路１４とを追加したものであり、池は従来のメモリ制御
回路と同様の構成となっている。

ダミーライトレジスタ１３はＣＰＵ３によりセット／リ
セットが可能なレジスタである。

ダミーライト制御回路１４はダミーライトレジスタ１３
の出力と、バンクデコーダ６の出力とに応じて各バンク
へのメモリコントロール信号を有効にせしめるものであ
る。

かかる構成において、本実施例のメモリ制御回路は１つ
のバンク内のアドレスに対してダミーデータを書込む際
、他のすべてのバンクの同一アドレスに対してもダミー
データを書込むという制御を行うものである。以下、動
作を説明する。

電源を投入するとＣＰＵ３はＲＯＭ１内の初期診断プロ
グラムにより簡単なハードウェアの診断を実施する。こ
の場合において、ＣＰＵ３はまずメモリ１０のバンク０
に対してダミーデータを書込むなめアドレスを送出する
。すると、アドレスデコーダ２からメモリ１０へのアク
セス権を決定するための信号が調停回路５に入力される
。

調停回路５においてリフレッシュ／ＤＭＡ回路７とＣＰ
Ｕ３との調停が行われ、ＣＰＵ３が選択されると、タイ
ミング制ｔｎ＠路８はメモリコントロール信号を送出す
る準備をする。ＣＰＵ３のメモリ１０へのアクセス権が
選択されると同時にバンクデコーダ６はＣＰＵ３から入
力されたアドレスをもとにメモリ１０のバンク０をアク
セスすることを決定し、バンク０に対応するダミーライ
ト制御回路９に「０」を入力する。

このとき、ダミーライトレジスタ１３の出力であるダミ
ーライトイネーブル信号が「０」となっているため、す
べてのダミーライト制御回路９がイネーブル状態となり
、バンクＯ〜ｎのすべてに対してダミーデータを書込む
ことができるのである。したがって、バンク０の全アド
レスに対してダミーデータを書込めば、同時にバンク１
〜ｎにも書込みが行われるため、システムの立上げの時
間を短縮することができるのである。

次に第３図及び第４図を用いて以上の動作を詳細に説明
する。第３図は第１図のバンク制御回路９及びダミーラ
イト制御回路１４の構成を示す系統図である０図におい
て、バンク制御回路９は３つのオア回路９１．９２及び
９３を夫々有している。また、ダミーライト制御回路１
４は３つのアンド回路１４１　、１４２及び１４３を夫
々有している。

バンクデコーダ６から各ダミーライト制御回路１４内の
アンド回１１１４１　、１４２及び１４３には夫々対応
するバンクへのイネーブル信号が入力されている。ｔた
、ダミーライトレジスタ１３の出力であるダミーライト
イネーブル信号１３０は各ダミーライト制御回路１４内
のアンド回路１４１　、１４２及び１４３に夫々入力さ
れている。さらにまた、各ダミーライト制御回路１４内
のアンド回路１４１　、１４２及び１４３の夫々の出力
はバンク制御回路９内のオア回路９１．９２及び９３に
夫々入力されている。

一方、第４図は第１図のメモリ制御回路の各部の動作を
示すタイムチャートであり、バンク０へのイネーブル信
号である０バンクイネ一ブル信号６０と、バンクｎへの
イネーブル信号であるｎバンクイネーブル信号６１と、
メモリコントロール８０と、バンク０へのメモリコント
ロール信号であるＯバンクメモリコントロール信号９０
と、バンク７へのメモリコントロール信号であるｎバン
クメモリコントロール信号９１とが示されている。

第３図において、ダミーライトレジスタ１３に「１」が
保持されている場合にはバンク０にのみ書込みが行われ
る。この場合はバンクデコーダ６から０バンクイネ一ブ
ル信号６０のみが送出されると、ダミーライト制御回路
１４内の各アンド回路により、バンク０に対応するバン
ク制御回路９のみがイネーブル状態になる。すると、タ
イミング制御回路８によって所定時間調整されたメモリ
コントロール信号８０は０バンクメモリコントロ一ル信
号９０としてバンク０に入力され、バンク０に対し、バ
ッファ１１を介して書込みが行われる（第４図Ａの■〜
■）。また、このときパリティ回Ｆ＃Ｉ１２によりパリ
ティデータも生成され、バンク０に書込まれる。

一方、ダミーライトレジスタ１３に「０」が保持されて
いる場合にはバンク０に対して書込みを行っただけで池
のバンクに対しても同様に書込みが行われる。この場合
は、バンクデコーダ６から０バンクイネ一ブル信号６０
が送出されると、ダミーライト制御回路１４内の各アン
ド回路にはダミーライトレジスタ１３のダミーライトイ
ネーブル信号１３０が入力され、すべてのバンク制御回
路９がイネーブル状態になる。すると、タイミング制御
回路８によって所定時間調整されたメモリコントロール
信号８０は０バンクメモリコントロ一ル信号９０として
バンク０に入力される他、各バンクへメモリコントロー
ル信号が夫々入力される。

したがって、バンクｎにはｎバンクメモリコントロール
信号９１が入力されることになる（第４図Ｂの■〜■）
、こうすることにより、バンク０〜ｎの同じアドレスに
対し、バッファ１１・を介してダミーデータの書込みが
行われるのである。また、このときパリティ回１ｉ１２
によりパリティデータも生成され、同様にバンク０〜ｎ
に対して書込みが行われるのである。

つまり、本発明によれば、メモリ１０のバンクＯに対し
てダミーデータ及びパリティデータを書込むだけで他の
バンク１〜ｎに対しても同様に書込みを行うことができ
るため、立上げ時間を従来の１／（ｎ＋１）に短縮する
ことができるのである。また、ダミーライトレジスタ１
３に「１」が保持されている場合には通常どおり、１ア
ドレスごとにアクセスすることができるのである。

なお、本実施例においては、ダミーデータを書込む場合
について説明したが、他のデータを書込む場合について
も時間を短縮することができる。

ただし、各バンクに対しては同一のデータが書込まれて
しまうため、共通のデータを書込む場合にのみ有効であ
る。

九肌立遵】 以上説明したように本発明は、各バンクへのメモリコン
トロール信号を一斉に有効にすることにより、メモリへ
のダミーデータの書込みに要する時間を短縮することが
でき、システムの立上げの時間を短縮することができる
という効果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるメモリ制御回路の構成を
示す系統図、第２図は従来のメモリ制御回路の構成を示
す系統図、第３図は第１図のバンク制御回路９及びダミ
ーライト制御回路１４の構成を示す系統図、第４図は第
１図のメモリ制御回路の各部の動作を示すタイムチャー
トである。 主要部分の符号の説明 ３・・・・・−ＣＰＵ ５（・・・・・調停回路 ８・・・・・・メモリタイミング制御回路　′９・・・
・・・バンク制御回路 １０・・・・・・メモリ

Claims (1)

【特許請求の範囲】
1. （１）アドレスを指定するアドレス指定信号を入力する
   ことにより該アドレスに対して書込み可能な状態となる
   複数のバンクから構成される記憶手段と、所定のデータ
   及び前記データの誤りを訂正するための符号を前記記憶
   手段に書込む際、前記記憶手段内の全バンクに対して前
   記アドレス指定信号を入力せしめるアドレス指定信号送
   出手段とを有することを特徴とするメモリ制御回路。