JPS6340954A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １亙立１ 本発明は記憶装置に関し、情報処理システムにおける記
憶装置に関する。

従来技術 従来、情報処理システムにおける記憶装置では、インタ
フェースとして読出しデータ線と書込みデータ線とを独
立に持つが、この記憶装置に対する動作指示や要求番地
情報は読出しと書込みとで共用しているので、読出しと
書込みとを同時に行うことはなく、読出しまたは書込み
のいずれかの動作指示しかしないのが一般的である。

また、従来の記憶装置ではみかけ上のサイクル時間を短
縮する為に、メモリを独立に動作可能ないくつかの単位
（通常バンクと呼ぶ）に分けて、番地類にバンクを割り
あてており、連続する番地についてはインタリーピング
手法を用いて毎マシンサイクルアクセスすることを可能
にしたものが多い。この場合、このアクセス幅の数倍〜
数十倍のかたまりをアクセスするため、１マシンサイク
ル毎に番地情報を更新しながらこの記憶装置をアクセス
するのが一般的である。

このような従来の記憶装置のアクセスでは、動作指示お
よび番地情報のインタフェースが一連の動作によって占
有されてしまうので、読出し動作中においては書込みデ
ータバスが使用されておらず、逆に書込み動作中におい
ては読出しデータバスが使用されていないので、データ
バスの使用効率が悪く、そのためにこの記憶装置のスル
ーブツトが悪いという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、メモリバンクおよびデータバスの使用効
率を高め、スルーブツトを向上させることができる記憶
装置の提供を目的とする。

発明の構成 本発明による記憶装置は、処理装置に対するインタフェ
ース部と、複数のメモリユニットとから構成される装置 タが供給ざれ、かつ前記メモリユニットの順序に応じて
番地づけられたアドレスを有する複数のメモリバンクと
、前段の前記メモリユニットのアドレス情報および制御
情報と前記インタフェース部からのアドレス情報および
制御情報とのうち一方を選択して出力する選択手段とを
前記メモリユニット夫々に設け、前記インタフェース部
からのアドレス情報および制御情報の入力と倍アクセス
制御信号の入力とに応答して、前記メモリユニットの一
つの前記メモリバンクと他の前記メモリユニットの前記
メモリバンクとに対して書込み動作および読出し動作を
行うようにしたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例は図示せぬ処理装置とのイ
ンタフェース部１とメモリユニット２〜５とにより構成
されている。

インタフェース部１において、アドレスレジスタ１０は
信号線１１１から送出されてくるアドレスをセットし、
信号線１００　、　１０１から送出する。リクエストレ
ジスタ１１は信号線１１２からのリクエスト信号をセッ
トし、倍アクセスモードレジスタ１２は信号線１１４か
らの書込み要求信号（本ビットが値「１」のときに書込
み動作を行う。）をセットする。

書込みデータレジスタ１４は信号線１１５から送出され
てくる害込みデータをセットし、信号線１０５から各メ
モリモジュールに対して送出する。読出しデータレジス
タ１５は信号線２１５　、　３１５　、　４１５　、　
５１５から送出されてくる各メモリモジュールから読出
されたデータをセットし、信号線１１６から処理装置に
対して送出する。

デコーダ１６は信号線１１１からのアドレス下２ビット
と信号線１０２からのリクエスト信号とにより各メモリ
ユニット２〜５に対するリクエスト信号を作り、信号ｗ
Ａ１０６〜１０９から夫々メモリユニット２〜５に送出
する。

一方、メモリユニット２において、書込みデータレジス
タ２２は信号線１０５から送出されたレジスタ１４の内
容をセットする。倍アクセスモードレジスタ２０は信号
線１０３から送出されてくるレジスタ１２の内容をセッ
トし、レジスタ２０の出力は信号線２００により論理積
回路２９−０に送出される。論理積回路２９−０では信
号線５１０より送出されてくるメモリユニット５のリク
エストレジスタ５７一１の出力（レジスタ５７−１はメ
モリユニット５のリクエスト信号がセットされる）とレ
ジスタ２０の値との論理積をとって信号線２０３から倍
アクセスリクエスト信号として送出する。

セレクタ２３−０には信号線１００によりアドレスレジ
スタ１０の下２ビットを除いた内容と、また信号線５０
７によりメモリユニット５のアドレスレジスタ５５の内
容とが入力されており、信号線２０３からの値が「０」
のときには信号線１００を、信号＠　２０３からの値が
「１」のときには信号線５０７を夫々選択して信号線２
０４からアドレスレジスタ２５に送出する。アドレスレ
ジスタ２５は信号線２０４からのセレクタ２３−０の出
力をセットし、この出力の下２ビットが信号線２０８に
よりバンクコントロール回路２６へ送出され、セレクタ
２３−０からの出力が信号線２０７によりバンク２４−
０〜２４−３およびメモリユニット３に送出される。

セレクタ２３−１には信号線１０４により書込み要求レ
ジスタ１３の内容が入力され、また、信号線５０５によ
りメモリユニット５の書込み要求レジスタ５１の内容が
入力されている。セレクタ２３−１は信号線２０３から
の値が「０」のときには信号線１０４を、値が「１」の
ときは信号線５０５を選択し、信号線２０１により書込
み要求レジスタ２１に送出する。書込み要求レジスタ２
１はセレクタ２３−１の出力をセットし、信号線２０５
によりバンクコントロール回路２６およびメモリユニッ
ト３のセレクタ３３−１に対して書込み要求信号を送出
する。

倍アクセスリクエストレジスタ２７−０はメモリユニッ
ト２に対するリクエストが倍アクセスリクエストである
ことを示すレジスタであり、論理積回路２９−０出力を
信号線２０３により入力し、論理和回路２９−１に対し
て信号線２１６により出力する。リクエストレジスタ２
７−１はメモリユニット２に対するデコーダ１６からの
リクエストを示すレジスタであり、信号線１０６により
デコーダ１６から入力され、信号線２１０により論理和
回路２９−１およびメモリユニット３の論理積回路３９
−０に対して出力する。

論理和回路２９−１は倍アクセスリクエストレジスタ２
７−Ｏとリクエストレジスタ２７−１との論理和をとり
、信号線２０６によりバンクコントロール回路２６に出
力する。バンクコントロール回路２６では信号線２０８
から送出されるアドレスレジスタ２５の下２ビット（バ
ンクアドレスを示す）と、信号１ｉ１２０５から送出さ
れてくる書込み要求信号と、信号線２０６から送出され
てくるリクエスト信号とからバンク２４−０〜２４−３
に対する制御信号を生成し、夫々のバンク２４−０〜２
４−３に信号線２０９−０〜２０９−３から送出する。

バンク２４−θ〜２４−３は夫々独立に動作可能なメモ
リバンクであり、信号線２０２により共通の書込みデー
タが書込みデータレジスタ２２から供給されている。ま
た、信号線２０７によってアドレスレジスタ２５から共
通のバンク内アドレスが供給されている。

バンクコントロール回路２６では、たとえばレジスタ２
５の下２ビットの値が「００」のとき、リクエストレジ
スタ２７−１の値が「１」で、書込み要求レジスタ２１
の値がｒＯＪであれば信号線２０９−０によりバンク２
４−０に対して読出し要求を送出する。

アドレスレジスタ２５の下２ビットの値が「１０Ｊのと
き、リクエストレジスタ２７−１の値が「１」で、書込
み要求レジスタ２１の値が「１」であれば信号線２０９
−２により書込み要求信号がバンク２４−２に送出され
る。他のバンク２４−１．２４−３についても同様に信
号線２０９−１　、２０９−３により要求信号が送出さ
れる。

バンク２４−０〜２４−３からの読出しデータは、信号
線２１１〜２１４により論理和回路２８に夫々出力され
て論理和がとられ、メモリユニット２からの読出しデー
タとして信号線２１５から論理和回路１７に送出される
。

第２図は第１図の＃Ｏバンク２４−０の内部を詳細に示
したブロック図である。第３図はその動作を示すタイミ
ングチャートである。第１図〜第３図を用いてバンクの
動作について説明する。本発明の一実施例ではバンクの
アクセスタイムおよびサイクルタイムは３マシンサイク
ルとする。

メモリユニット２に要求が送られ、バンクコントロール
回路２６によって起動すべきバンク２４−０が決定され
ると、起動信号が信号線２０９−０により送出される。

タイミングＯ（Ｔ＝Ｏ）では読出しの起動信号がバンク
２４−０に送られている。この起動信号は起動レジスタ
２５０にセットされ、信号線２６０によりタイミング回
路２５３に送出される。タイミング回路２５３では書込
みデータレジスタ２５２のデータと、バンクアドレスレ
ジスタ２５１のバンクアドレスをサイクル期間中保持す
るためのホールド信号を生成し、信号線２６１から送出
する。

読出し動作（Ｔ＝１．２．３＞ではタイミング３　（Ｔ
＝３）のとき信号線２６２で指定された番地の読出しデ
ータがメモリ２５４から読出され、信号線２６６から送
出される。このとき、タイミング回路２５３からのバン
ク読出しデータレジスタ２５５に対するセット信号が信
号線２６５により送出される。

バンク読出しデータレジスタ２５５はこのバンク２４−
Ｏが起動され、有効なデータが読出されたタイミング４
　（Ｔ＝４）で有効なデータを信号線２１４から送出す
る時以外は値を「Ｏ」にクリアされている。

書込み動作（Ｔ＝４．５．６）ではバンク読出しデータ
レジスタ２５５に読出しデータをセットする代りに、タ
イミング回路２５３からメモリ２５４に対し書込みパル
スが信号線２６４により送出され、バンクアドレスレジ
スタ２５１で指定される番地にバンク書込みデータレジ
スタ２５２の内容が信号線２６３を介して書込まれる。

第１図における他のバンク２４−１〜２４−３゜３４−
θ〜３４−３．４４−０〜４４−３．５４−０〜５４−
３も同様の構成であり、バンク２４−０と同様な動作が
可能である。

上述の内容がメモリユニット２の構成であり、他のメモ
リユニット３〜５の内部構成もメモリユニット２の構成
と同一である（第１図において、メモリユニット４．５
の内部構成は省略する）。

メモリユニット２の出力信号は信号線２０５　、２０７
　、２１０によりメモリユニット３に送出され、メモリ
ユニット３の出力信号は信号線３０５　、３０７　。

３１０（信号線３０５により書込み要求レジスタ３１の
出力信号が送出され、信号線３０７によりアドレスレジ
スタ３５の出力信号が送出される。また、信号線３１０
によりリクエストレジスタ３７−１の出力信号が送出さ
れる）によりメモリユニット４に送出される。またメモ
リユニット４の出力信号は信号［１４０５、４０７、４
１０によりメモリユニット５に送出され、メモリユニッ
ト５の出力信号は信号線５０５　、５０７　、５１０に
よりメモリユニット２に送出される。すなわち、メモリ
ユニット２〜５は２−３−４−５−２の順序で円環状に
接続されている。

各メモリユニット２〜５の読出しデータの出力は信号線
２１５　、３１５　、４１５　、５１５により論理和回
路１７に送出され、信号線１１０により読出しデータレ
ジスタ１５に送出される。各バンクからは読出しのタイ
ミング以外では読出しデータとして値「０」が出力され
ているので、各読出しデータの論理和をとることにより
必要な読出しデータが得られる。各メモリユニット２〜
５内のバンクに対するアドレスは、メモリユニット２〜
５の方向に番地づけされており、バンク２４〜０．３４
−０．４４−０゜５４−０．２４−１．３４−１．・・
・・・・の順にアドレスが１づつ増加している。

第４図と第５図とは本発明の一実施例のタイミングチャ
ートである。第１図〜第５図を用いて本発明の一実施例
の具体的な動作について、本発明の特徴的な点である連
続番地に読出しのリクエストと書込みのリクエストとが
同時にあった場合について説明を行う。

第４図は記憶装置上の連続アドレスに対し連続する読出
しアクセスＲ〜Ｒ７および連続する害込みアクセスＷ　
〜Ｗ７を処理する場合、各マシンサイクルに１つの単一
読出しアクセスまたは単−Ｉ込みアクセスを処理した場
合のタイミングチャートである。この場合、倍アクセス
を指定する倍アクセスモードレジスタ１２は値「０」で
あり、各メモリユニット２〜５内のセレクタ２３−０．
２３−１゜３３−０．３３−１の選択信号は値ｒＯＪで
あるので、各メモリユニット２〜５内のアドレスレジス
タ２５゜３５と書込み要求レジスタ２１．３１とには夫
々インタフェース部１のアドレスレジスタ１０および書
込み要求レジスタ１３の内容が入力される。

読出し先頭番地Ｒ８は＃０バンク２４−０内のアドレス
であり、前述のように本発明の一実施例においてはアド
レスをバンク番号順につけているので次のアドレスＲ１
は＃１パンク３４−θ内にある。タイミング１（Ｔ−１
＞でインタフェース部１に受けつけられたＲ６番地に対
する読出しアクセスはアドレスレジスタ１０の下２ビッ
トが値「００」なので、メモリユニット２に送出されて
タイミング３からタイミング５まで＃０バンク２４−０
をアクセスし、タイミング７で読出しデータレジスタ１
５にセットされる。

ひきつづき、タイミング２では本来Ｗ。番地への書込み
アクセスを処理すべきであるが、前記Ｒ。番地へのアク
セスで＃０バンク２４−０が３マシンサイクルの間使用
中のため、タイミング４まで処理装置で待たされ、代り
にＲ１番地に対する読出しアクセスが送られてくる。Ｒ
１番地はアドレスレジスタ１０の下２ビットが値「０１
」なので信号＠　１０７からの値がｒｌＪとなり、メモ
リユニット３の＃１バンク３４−０がアクセスされる。

タイミング４ではＷ。番地に対する書込みアクセスが受
けつけられて、アドレスレジスタ１０の下２ビットが値
「００」のため、＃Ｏバンク２４−０が使用されていな
いタイミング６からタイミング８までの３マシンサイク
ルを使って書込み動作が行われる。以後読出しアクセス
と書込みアクセスとが交互に受けつけられるが、アドレ
スの入力線１１１およびコマンドの入力線１１２　、１
１４は１つしかないため、読出しアクセスと書込みアク
セスとは夫々２マシンサイクルに１回しか処理できず、
使用効率の悪いことがわかる。

次に、第５図は第４図と同じアクセスを倍アクセスを用
いて処理した場合のタイミングチャートである。倍アク
セスとはあるリクエストが倍アクセスモードで１回受け
つけられると、このリクエストに対する処理にひき続き
、次のアドレスに対してこのリクエストと同じ処理を行
うことである。

すなわち、１回のリクエストで２回の処理（読出し２回
または書込み２回）が行われる。

まず、タイミング１でインタフェース部１にＲ０番地に
対する読出しのリクエストが倍アクセスで受付けられる
と、Ｒ０番地にひき続いてＲｏ＋１番地（Ｒ１番地とす
る）の読出しの処理が行われる。Ｒ０番地はアドレスの
下２ビットが値「ＯＯ」であるから信号線１０６からの
値が「１」となり、リクエストはメモリユニット２に対
して送出される。

また、タイミング１では倍アクセスモードレジスタ２０
は値ｒＯＪであるとする。このとき、セレクタ２３−０
およびセレクタ２３−１へ信号線２０３により入力され
る選択信号は値「０」である。よって、タイミング２で
はアドレスレジスタ２５にアドレスレジスタ１０の値が
セットされ、書込み要求レジスタ２１には書込み要求レ
ジスタ１３の値「０」（読出しのリクエストなのでタイ
ミング１でレジスタ１３は値「０」である）がセットさ
れる。さらに、リクエストレジスタ２７−１にはデコー
ダ１６からの値「１」がセットされる。この出力は論理
和回路２９−１を通ってバンクコントロール回路２６に
送出される。バンクコントロール回路２６は信号線２０
８と信号線２０５との出力から＃０バンク２４−〇の読
出しであることを知り、信号線２０９−０からバンク２
４−Ｏに対してＲ８番地の読出しを開始する。

タイミング２ではメモリユニット３の倍アクセスモード
レジスタ３０にも値「１」がセットされる。

タイミング３ではインタフェース部１にＲ２番地の読出
しが受付けられる。タイミング２において、リクエスト
レジスタ２７−１の値および倍アクセスモードレジスタ
３０の値が「１Ｊであったので信号線３０３からの値が
「１」となり、アドレスレジスタ３５にはメモリユニッ
ト２のアドレスレジスタ２５の内容（Ｒ，’）がセット
される。書込み要求レジスタ３１にはメモリユニット２
の書込み要求レジスタ２１の内容（値ｒＯＪ　：Ｈ出し
）がセットされる。またリクエストレジスタ３７−０に
は値「１」がセットされるが、リクエストレジスタ３７
−１にはセットされない。

前述のようにアドレスはメモリユニット２〜５の方向に
番地づけられているので、メモリユニット２〜５全体と
してはＲ８番地の次の番地であるＲ１番地の読出しをタ
イミング２で受けつけた時と同じ動作が行われる。すな
わち、タイミング１でＲ０番地からの倍アクセスを受け
つけたことにより、Ｒ番地と次の番地であるＲ１番地を
連続して読出している。

このようにして、以後タイミング３．５．７゜・・・で
それぞれ偶数バンク側（メモリユニット２゜４）の番地
に対し倍アクセスの読出しを行うことにより読出しデー
タレジスター５にはタイミング７以降１マシンサイクル
毎にＲ８番地から連続した番地の読出しデータがセット
される。

書込みは通常のときと同様にタイミング４まで処理装置
で待たされ、タイミング４以降２マシンサイクル毎に１
回づつ倍アクセスモードの書込みリクエストがインタフ
ェース部１に送出される。

ただし、書込みデータはタイミング４以降、連続する番
地Ｗ。、Ｗｌ、Ｗ２．・・・に対応する書込みデータが
１マシンサイクル毎に送出される。動作は基本的には倍
アクセスモードの読出しと同様であり、タイミング６以
降１マシンサイクル毎に書込みが行われることとなる。

第４図と第５図とを比較すれば明らかなように、倍アク
セスの機能を導入することによって各バンクは無駄なく
使用され、書込みデータバスの信号線１１５と読出しデ
ータバスの信号線１１６とは１マシンサイクル毎に使用
されており、データバスの使用効率は高められている。

本発明の一実施例においては倍アクセス時にメモリユニ
ット２からメモリユニット３をアクセスする場合につい
て説明したが、他のメモリユニット４から後段のメモリ
ユニット５をアクセスする場合も同様な動作で可能なこ
とは、各メモリユニット２〜５同士が円環状につながれ
ていることと、データと制御信号とが各メモリユニット
２〜５に共通に分配されていることとを考えあわせれば
明らかである。

このように、記憶装置を複数のメモリユニット２〜５に
分割してこのメモリユニット２〜５順にメモリユニット
２〜５のバンクに番地づけを行い、倍アクセスの機能を
備えることによって、連続番地に対する読出しのアクセ
スと書込みのアクセスとを並行して行うことができ、バ
ンクとデータバスとの使用効率を高め、スルーブツトを
向上させることができる。

発明の詳細 な説明したように本発明によれば、複数のメモリユニッ
ト夫々に設けられたメモリバンクに対する書込み動作お
よび読出し動作が、処理装置からの１回のリクエストで
２つのメモリユニット夫々のメモリバンクに対してなさ
れるようにすることによって、メモリバンクおよびデー
タバスの使用効率を高め、スルーブツトを向上させるこ
とができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図のメモリバンクの詳細なブロック図、第３図は第
２図のタイミングチャート、第４図と第５図とは本発明
の一実施例のタイミングチャートである。 主要部分の符号の説明 １・・・・・・インタフェース部 ２〜５・・・・・・メモリユニット １０．２５．３５．５５・・・・・・アドレスレジスタ
１１　、２７−０．２７−１゜ ３７−０．３７−１・・・・・・リクエストレジスタ １２．２０．３０・・・・・・倍アクセスモードレジス
タ １３．２１，３１．５１・・・・・・書込み要求レジス
タ ２３−０．２３−１．３３−０．３３−１・・・・・・
セレクタ１′４，２２．３２・・・・・・書込データレ
ジスタ １５・・・・・・読出しデータ レジスタ １６・・・・・・デコーダ ２４−０〜２４−３．３４−０〜３４−３゜４４−０〜
４４−３．４３−０〜５４−３・・・・・・バンク２６
．３６・・・・・・バンクコント ロール回路

Claims (1)

【特許請求の範囲】
1. 処理装置に対するインタフェース部と、複数のメモリユ
   ニットとから構成される記憶装置であって、共通の書込
   みデータが供給され、かつ前記メモリユニットの順序に
   応じて番地づけられたアドレスを有する複数のメモリバ
   ンクと、前段の前記メモリユニットのアドレス情報およ
   び制御情報と前記インタフェース部からのアドレス情報
   および制御情報とのうち一方を選択して出力する選択手
   段とを前記メモリユニット夫々に設け、前記インタフェ
   ース部からのアドレス情報および制御情報の入力と倍ア
   クセス制御信号の入力とに応答して、前記メモリユニッ
   トの一つの前記メモリバンクと他の前記メモリユニット
   の前記メモリバンクとに対して書込み動作および読出し
   動作を行うようにしたことを特徴とする記憶装置。