JPH01311321A - 加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は２進数データの加算を行なう加算器の構成に関
する。

〔従来の技術〕

従来、２進数データの加算を高速に行わせしめるために
、キャリー予知（Ｌｏｏｋ　Ａｈｅａｄ　Ｃａｒｒｙ：
以下、　ＬＡＣと略す）の手法が使われていた。

以下にキャリー予知手法の原理について説明する。

第１桁目の加算におけるキャリーイン人力Ｃは、第（ｉ
−１）桁に入力されるデータの加算時におけるキャリー
Ｇ１−１と、キャリー伝搬状態（キャリー予知・ぞダー
ト：第（ｉ−１）桁に入力されるデータの加算結果がす
べて“ｌ”の状態）Ｐｉ−１と、更に第（ｉ−１）桁へ
のキャリーイン入力Ｃ１−１とから、以下のように生成
される。

Ｃ１＝Ｇト１＋Ｐｌ−１°Ｃ，。

すなわち、第１桁目へのキャリーイン人力Ｃは、その下
位桁の第（ｉ−１）桁に入力されるデータの加算で発生
するキャリーが存在するときか。

又は、第（ｉ−１）桁にキャリーイン人力Ｃ１−１があ
って第（ｉ−１）桁に入力されるデータの加算値がすべ
て”１”となって前記キャリＣ，−□が第（ｆ−１）桁
を伝搬するときである。

本原理を使って複数桁の加算を高速に実行せしめるのが
、　ＬＡＣ法であり、第３図にその一例を示す。

第３図はデータＡ、Ｈの４桁の加算器であり。

３１．３２，３３．３４は各桁に対応する加算回路であ
り、各々、各桁に入力されるデータＡｉ。

Ｂ、（ｉ＝１．２．ｓ、４）の加算時におけるキャリー
出力Ｇ、とキャリー・プロパゲート出力Ｐ、を有する。

このとき、最下位桁から第２桁目へのキャリーＣ２は。

Ｃ２＝０１゜ 第３桁目へのキャリーイン人力Ｃ３は。

Ｃ３＝Ｇ２＋Ｐ２・Ｃ２ ＝Ｇ２＋Ｇ、・Ｐ２゜ 第４桁目へのキャリーイン人力Ｃ４は。

Ｃ４＝Ｇ３＋Ｐ３・Ｃ３ ＝Ｇ３＋Ｇ２・Ｐ３＋Ｇ１・Ｐ２・Ｐ３そして１本加算
器のキャリーアウトＣ３ｕｔは。

で得られ、それぞれをＬＡＣ回路３５．３６．３７゜３
８で構成すれば、４桁の加算器が実現できる。

〔発明が解決しようとする課題〕

以上のような加算器をｉＪ？ソケージ（又はＬＳＩ　）
実装する場合、すべての回路を１つのパッケージ（又は
ＬＳＩ）に実装するとしたならば、長データの加算器で
あればある程、ピン／ケ゛−ト比の悪い（ダート数の割
にピン数の多い）ノセッケージ（又はＬＳＩ）となる。

この問題を解決する為には、第３図のように。

各桁毎にスライス実装することが考えられるが。

この場合下位桁からのキャリーがＬＡＣ回路を経由して
上位桁に入力する必要がある為、加算器出力を保持する
レジスタ３９ｆ、別のｔＪ？ッケージ（又はＬＳＩ）に
実装するとした時、前記のキャリー信号に関しては・ｆ
ツケージ（又はＬＳＩ　）間を二度渡ることになシ、こ
の信号の伝搬時間（デイレイタイム）がＬＡＣ法を採用
したとしても他の信号に比べ遅れるという問題がある。

〔課題を解決するための手段〕

本発明による加算器は、ｍ（ｍ≧２）ビットを１桁とし
た第１乃至第ｎ（ｎ≧２）桁の加算ブロックからなり、
前記第１桁の加算ブロックを除く（ｎ−１）個の加算ブ
ロックの中の第１桁の加算ブロックは、第（ｉ−１）桁
の加算入力の上位Ｊピッ）（１≦Ｊ≦ｍ）を入力として
第１桁へのキャリーを予測するキャリー予測回路と、該
キャリー予測回路における演算結果と加算時の第（ｉ−
１）桁の上位よりＪビット目へのキャリーの有無によっ
て、第１桁の加算結果を補正する手段とを有する。

〔実施例〕

以下２本発明の実施例について図面を参照して説明する
。

第１図及び第２図は２本発明の一実施例を示す図である
。

本実施例においては、２バイトを１桁、すなわち、ｍ＝
１６として、４桁８バイト、すなわち。

ｎ　＝　４の加算器を構成することを考える。また。

Ｊ＝４の場合を考える。

ここでは１桁２バイトの加算ブロックが１つの回路ブロ
ックとして１ケのパッケージ（又はＬＳＩ）に実装され
るものとする。第１図の１．２，３゜４は、それぞれ、
その加算ブロックである。

第１図でみるように、加算ブロック１は最下位桁の加算
回路であり、データＡのビット４８からビット６３　（
Ａ４Ｂ−６３）とデータＢのビット４８からピッ）　６
３　（Ｂ４８．、　）を加算し、その加算結果をＤ４Ｂ
−６５として出力する。

このとき、ビット５２からのキャリーアウト信号Ｃ５□
が第２桁目の加算ブロック２に対して出力される。

又、第２桁目の加算ブロック２はｌ　Ａ３２−４７とＢ
５２−４７に加えて・Ａ４８−５１・Ｂ４８−５１及び
前記のＣ５２を入力として、第２桁目の加算結果Ｄ５２
−４７とビノト３６からのキャリーＣ３６を出力する。

同様に、第３桁目の加算ブロック３はｊ　Ａ１６−５１
とＢ１６−３１に加えてｌ　Ａ３２−５５１　Ｂ５２−
５５及び前記のＣ３６を入力として、第３桁目の加算結
果Ｄ＋６−５１とビット２０からのキャリーＣ２ｏを出
力する。

更に、第４桁目の加算ブロック４は＋Ａｏ−１５とＢｏ
−１５に加えてｌ　Ａ１６−１９　＃　Ｂ１６−１９及
び前記のＣ２゜を入力として、第４桁目の加算結果り。

−１５を出力する。

第２図は前記各加算ブロックの詳細を示す図であり、５
は各桁に対応する２バイトの加算回路。

６は加算回路５に対するキャリーのキャリー予測回路で
あり、下位桁の入力データの上位４ビットａ４／Ａｌ−
１（各”　ｌ　Ａ１６−１９１　Ａｓ２−５５１　Ａ４
８−５１　）及ヒ（１４／Ｂ、−、（各”　ｌ　Ｂ１６
−１９１　Ｂ５２−５５　’　Ｂ４Ｂ−５１＞全入力と
して加算したときのキャリーとキャリー・プロパゲート
を出力する。

さて２本加算器における第１桁へのキャリーは。

第（ｉ−１）桁の入力データの上位４ビットα’／Ａ、
、　、α’／ｓ、−１を入力として加算したときのキャ
リーが存在したときであると予測する。

第２図の信号線１００上の信号は、この論理を実現して
いる。

このとき、この予測は、キャリー予測回路がキャリー・
プロパゲート状態で、かつ、第（ｉ−１）桁の上位４ビ
ツト目へのキャ＋）　−Ｃｉ（Ｃ２０又はＣ３６又はＣ
５２）が存在するとき以外は正しい。

従って、この場合、加算回路５の出力は、第１桁の加算
結果として正しい出力が得られる。

各桁において、予測が正しければ、各桁の加算回路の出
力は正しい結果が得られ、８バイトの加算結果が得られ
る。

逆に、予測が間違うのは、キャリー予測回路がキャリー
・プロパゲート状態で、かつ第（１−１）桁の上位より
４ビツト目へのキヤ！Ｊ　　Ｃｉが存在する場合である
。

第２図の信号線１０１は、下位桁の上位より４ビツト目
へのキャリー信号Ｃ１を送出するためのものであり９本
信号とキャリー予知回路のキャリー・プロパダート出力
のアンド回路７によってこの場合の条件を検出し、加算
結果の無効を報告するとともに、この場合の条件が発生
したことを一担フリップフロップ８に保持する。

一方、加算回路５で加算された結果は、この場合のキャ
リーが加算されていない結果が得られ。

本出力を一担しジスタｌＯに保持する。

そして、フリップフロッノ８の指示によって。

レジスタｌＯに保持される値に対し９桁上げ回路１１を
用意し、切替回路１２によって桁上げ回路１１の出力を
選択するようにする。

以上のような補正によって、この場合の第１桁の加算結
果を得る。

らのキャリーアウト信号（上位より４ビツト目へのキャ
リー信号）をも送出し、これらキャリーアウト信号は切
替回路１２でどちらか一方が選択され９選択されたキャ
リーアウト信号が、上位桁の加算ブロックへ、上位より
４ビツト目へのキャリー信号Ｃｉ＋、として送出される
。

ここで、補正に要する時間による性能の低下は。

第１図及び第２図の例で入力データがまったくランダム
な値であるものとして、４ビツトのキャリー予測回路が
キャリー・プロ・ぐゲート状態になシ更に該キャリー予
測回路へのキャリーが存在するである。

従って１分割を少なくするか、又はキャリー予測回路へ
の入力゛を増せば、上記の性能低下率はさらに小さくな
る。

以上のような構成にすれば、・母ツケージ（又はＬＳＩ
）実装するに当り、ピン／ゲート比を向上することがで
き、これによって信号の伝搬時間を前記の性能低下率以
上に短縮することができれば。

十分に効果が望める。

〔発明の効果〕

以上説明したように本発明は、各桁のキャリー予測回路
からのキャリー・ゾロパｒ−）出力があって、該、キャ
リー予測回路へのキャリーが存在する場合のみ、加算値
を補正することによって、第１図のように加算器を桁毎
の回路ブロックに分割してノやツクージ（又はＬＳＩ　
）に実装することができ、しかも伝搬時間の極端に大き
くなる信号パスを有することなく加算器を構成できる。

【図面の簡単な説明】

第１図は本発明の一実施例による加算器の構成を示すブ
ロック図、第２図は第１図中の加算ブロックの構成を示
すブロック図、第３図は従来の加算器の構成を示すブロ
ック図である。 １．２，３．４・・・加算ブロック、５・・・加算回路
。 ６・・・キャリー予測回路、７・・・アンドデート、８
・・・フリツノフロップ、１０・・・レジスタ、１１・
・・桁上げ回路、１２・・・切替回路。

Claims (1)

1. 【特許請求の範囲】 １、ｍ（ｍ≧２）ビットを１桁とした第１乃至第ｎ（ｎ
   ≧２）桁の加算ブロックからなり、前記第１桁の加算ブ
   ロックを除く（ｎ−１）個の加算ブロックの中の第ｉ桁
   の加算ブロックは、 第（ｉ−１）桁の加算入力の上位Ｊビット（１≦Ｊ≦ｍ
   ）を入力として第ｉ桁へのキャリーを予測するキャリー
   予測回路と、 該キャリー予測回路における演算結果と加算時の第（ｉ
   −１）桁の上位よりＪビット目へのキャリーの有無によ
   って、第ｉ桁の加算結果を補正する手段とを 有することを特徴とする加算器。