JPH04270415A - 高性能加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタルコンピュータに
おける加算及び減算の分野に関する。更に言えば、本発
明はデジタルコンピュータ内の数を加算、あるいは減算
するために、キャリー予知を使用するような高性能加算
器に関する。

【０００２】

【従来の技術】デジタルコンピュータの設計において、
設計者は、そのコンピュータの動作のスピード（つまり
サイクルタイム）を決定するであろう。サイクルタイム
のこの決定は一般的に、そのコンピュータで用いられる
加算器のスピードに基づいている。したがって、より高
速の（つまりサイクルタイムがより低いこと）コンピュ
ータとするには、より早い加算器を提供することが必要
である。

【０００３】例えば３２ビット加算器のような普通の加
算器の設計では、キャリー・ルック・アヘッドロジック
を有するより小さな多くの加算器に分割されている。最
下位の加算器は、例えば８つの最下位ビットで加算を実
行し、第２最下位加算器は次の８つの最下位ビットで加
算を実行するといったようなものである。キャリー・ル
ック・アヘッドロジックは下位加算器から次に上位の加
算器へとキャリーを発生するのに使用される。

【０００４】例えば、２つの数の、８つの最下位ビット
＜７：０＞の加算からのキャリーは、キャリー・ルック
・アヘッドロジックによって発生され、次に上位の加算
器に与えられる。前記次に上位の加算器はその後、キャ
リー・ルック・アヘッドロジックからのキャリーを加算
し、ビット＜１５：８＞で加算を実行する。３２ビット
加算器のような比較的大きな加算器が使用された場合に
は、キャリー・ルック・アヘッド方法に関連した問題が
存在する。１つの問題は「臨界タイミングパス」がキャ
リー・ルック・アヘッドを通じているので、キャリーが
最下位ビットでどれくらい早く発生され、且つそのキャ
リーがキャリー・ルック・アヘッドロジックを通じてキ
ャリーが存在し得る最上位ビットへと伝播されるかいう
ことにより、その加算器は限定されるのである。例えば
、３２ビット加算器を形成するために４つの８ビット加
算器が使用された場合、第１の下位ビットで発生された
キャリーは２４番目のビットへ伝播され得る。この２４
番目のビットからのキャリーは、ビット＜３１：２４＞
で動作するであろうより上位の８ビット加算器へ与えら
れるであろう。 ２４ビットを通じてのキャリーの伝播には、比較的長い
時間がかかり、かつ比較的扱いにくい設計が要求される
。

【０００５】キャリー・ルック・アヘッドロジックで使
用されるロジックは、プロパゲイト及びジェネレイトロ
ジックとして知られている。３２ビット加算器の例にお
いて、２４番目のビットのためのキャリーは、このジェ
ネレト及びプロパゲイトロジックを用いることによって
、７つの項で決定されるであろ。（これについては更に
以下に詳細に述べる）。キャリービットを決定するため
に７つの項を使用するので、比較的大きなゲート（つま
り７つの入力を有するゲート）が必要となる。比較的大
きなゲートは、より小さなゲートよりも遅く、また製造
技術さえないかもしれない。更に、標準のキャリー・ル
ック・アヘッドロジックの使用に伴う電信遅延は比較的
長い。なぜなら、そのロジックはその加算器の幅を完全
に補わなくてはならないからである。

【０００６】そこで、一般に使用されているようなキャ
リー・ルック・アヘッドを使用せずに、改善されたスピ
ードを持つ、高性能加算器が必要となる。

【０００７】

【課題を解決するための手段】本発明は、付随する問題
を有する標準のキャリー・ルック・アヘッドロジック回
路を使用しない、高性能加算器を与えるものである。本
発明はこれを、下位加算と上位加算器との間に予知キャ
リー・ルック・アヘッドを設けることにより行う。予知
キャリー・ルック・アヘッドは、下位加算器内のビット
のある数、例えば８を「見直す」であろう。これらのビ
ットから、予知キャリー・ルック・アヘッドは、次の上
位加算器に予知キャリー・ルック・アヘッドを与えるで
あろう。そうしてその上位加算器は加算及び減算を実行
することが出来る。高性能加算器が４つの８ビット（バ
イト）加算器から成る場合、各バイト加算器の間に１つ
、３つの予知キャリー・ルック・アヘッドが準備される
。この装置により、ビット＜３１：２４＞で動作してい
る最も上位のバイト加算器は、予知キャリーを用いてそ
の最も上位のビットで動作することが出来、下位ビット
で発生するキャリーの結果を待つ必要はない。

【０００８】予知キャリー・ルック・アヘッドは、下位
ビットのある数だけが上位加算器のキャリーに重要な影
響を与える確立がある、という事実を利用する。例えば
、予知キャリー・ルック・アヘッドが、ビット＜３１：
２４＞のための加算器中へのキャリーを予知するため、
ビット＜２３：１６＞を使用している場合、ビット＜１
５：０＞の影響はとても小さなものであろう。事実、ビ
ット＜３１：２４＞のための加算器中に下位ビット＜１
５：０＞によって引き起こされるキャリービットの予知
ミスは、その回数のたったの約０．６％であろう。言い
換えれば、そのキャリーは、ビット＜２３：１６＞を使
用することにより、その回数の約９９．４％が正確に予
知され得るであろう。

【０００９】これらの場合にキャリーが予知ミスである
時、その総計の訂正は、本発明によって容易に実行され
る。使用される訂正方法は、予知を形成するために使用
された切断によるものであろう。訂正の１つの方法は、
適当なビット位置に予知ミスキャリーを逆にした２進数
を加算するというものである。例えば、ビット＜２４＞
中へのキャリーの予知ミスがある場合、その後、各ビッ
ト位置に０を有しそしてビット位置２４には１を有する
２進数が、予知ミスキャリーで発生された総計に加算さ
れるであろう。これは正しい総計を作るであろう。

【００１０】また、予知ミスを、正確な予知キャリービ
ットを有している時以外は、単なる加算の再実行によっ
て矯正することが出来る。高性能加算器を、本発明によ
るディバイダの素子として使用することが出来る。この
ディバイダは、下位の加算器からの真のキャリーと予知
キャリーとが一致しない時に常に発生する記憶段階を有
するような、非記憶ディバイダとして動作する。言いえ
れば、この除数は、非記憶アルゴリズムの一般のルール
にしたがい、部分的な残りを用いて、繰り返し減算ある
いは加算されるというものである。予知キャリーが真の
キャリーと一致している限り、各サイクルで発生された
この部分的な残りは正しいであろう。しかし、予知キャ
リーが真のキャリーと一致しなかった時は、発生された
この部分的な残りは正しくないであろう。この時点で、
この割り算段階は、予知キャリーが訂正されるそして代
わりにそれが使用されるということを除いては、前と同
じように正確に繰り返される。この再生段階は、部分的
な残りが正確であることを確実にするであろう。

【００１１】

【実施例】図１は、本発明の実施例に従って構成された
高性能加算器を示している。この加算器は３２ビット加
算器として示されており、この加算器は４つの８ビット
（これ以降は「バイト」と呼ぶ）加算器１１、１３、１
５、及び１７を備える。図１には系統立てて示されては
いないが、各々のバイト加算器１１、１３、１５、及び
１７は、２つの４ビット（これ以降は「ニブル」加算器
と呼ぶ）を有することが出来る。

【００１２】図１の３２ビット加算器は、２つの３２ビ
ット数、ａ＜３１：０＞及びｂ＜３１：０＞を加算（あ
るいは減算）する。バイト加算器１１〜１７の各々は、
２つの加数ａ＜３１：０＞及びｂ＜３１：０＞の、１つ
のバイト（８ビット）を加算するであろう。言い換えれ
ば、最下位のバイト加算器１１は、それら２つの加数の
２つの最下位バイトである、バイトａ＜７：０＞及びｂ
＜７：０＞を加算するであろう。更に、選択ロジック５
３は、加算の代わりに減算が希望された場合に入力にな
るべきであるＮＯＴ　ｂ　を選択するであろう。（２進
計算において、ａ−ｂ＝ａ＋ＮＯＴ　ｂ　＋１）。

【００１３】図示した実施例において、バイト加算器１
１、１３、１５へのａ及びｂ入力は、予知キャリー・ル
ック・アヘッド（ＰＣＬＡ）３５、３７、３９にそれぞ
れ別個に与えられている。しかしがらそれらのバイト加
算器は、それらと共にジェネレイト帯びプロパゲイトロ
ジックをも有することが出来、それらのロジックはＰＣ
ＬＡ３５、３７、３９と共有されている。これらの入力
から、各ＰＣＬＡ３５、３７、３９は予知キャリーを次
の上位バイト加算器に与えるのである。 例えば入力ａ＜１５：８＞及びｂ＜１５：８＞は、ＰＣ
ＬＡ３７に与えられる。ＰＣＬＡに存在するロジックを
使用することにより、ビット１６のための予知キャリー
（ＰＣ）が引き起こされる。この予知キャリーＰＣ１６
は、バイト加算器１５のキャリー入力に与えられる。こ
のバイト加算器１５は、バイトａ＜２３：１６＞及びｂ
＜２３：１６＞の加算において、予知キャリーＰＣ１６
を使用する。

【００１４】予知キャリーはまた、各々のＰＣＬＡ３５
、３７、３９から、３つの比較装置４１、４３、４５の
１つに送られる。 これらの比較装置４１、４３、４５は、その予知キャリ
ーを、アクチュアル即ちキャリー・ルック・アヘッドロ
ジック（ＣＬＡ）４９　によって発生された真のキャリ
ーと比較する。 ＣＬＡ４９　は、従来におけるＣＬＡである。それゆえ
ＣＬＡ４９の結果、つまり真のキャリーＴＣ８　、ＴＣ
１６、及びＴＣ２４は、対応する予知キャリーＰＣ８　
、ＰＣ１６、ＰＣ２４と同じくらい早くは利用可能でな
い。レジスタ５１のレベルにより、予知キャリーを用い
て、真のキャリーと１サイクル遅れて遂行されている予
知キャリーとの比較で、ａ＜３１：０＞とｂ＜３１：０
＞との加算を行うことが出来る。このようにパイプライ
ン効果が形成され、そうして予知キャリーを使用するこ
とによる第２の加算が、第１の加算のための予知キャリ
ーがチェックされるのと同時に遂行される。

【００１５】比較装置４３は、ａ＜１５：８＞とｂ＜１
５：８　＞との加算において、ＰＣＬＡ３７によって発
生されたＰＣ１６を、ＣＬＡ４９　によって発生された
真のキャリー（ＴＣ１６）と比較する。比較の結果、こ
れらが一致した場合、比較装置４３は何もしない。なぜ
ならバイト加算器１５によって使用された予知キャリー
ＰＣ１６が正しいからである。しかしながら、比較の結
果、バイト加算器１５によって使用された予知キャリー
が正しくない場合、比較装置４３は信号を訂正ロジック
４７に送信するであろう。

【００１６】訂正ロジック４７が、比較装置４１、４３
、４５の１つから、ｍｉｓ予知を示す信号を受信した場
合、逆にされているｍｉｓ予知キャリービットを用いて
その加算は容易に再実行される。言い換えれば、もしＰ
Ｃ１６が、１を有するべきである時に０であるｍｉｓ予
知であったならば、予知キャリーＰＣ１６としての１で
、その加算は容易にやり直されるということである。こ
れは、項を無視するので、本発明の実施例においてその
予知が、真の値と同じかあるいはそれよりも低いからで
ある。これは、ＰＣＬＡ３５、３７、３９のロジックに
おいて容易に遂行される。また、ｍｉｓ予知がある場合
、その総計は、１を適当なビット位置内の総計に容易に
加算するという簡単なことで訂正され得る。これら２つ
の方法により、ａとｂとの総計は訂正されるであろう。 以上述べたように、予知を形成するための切断は、他の
訂正方法を使用する可能性をもたらすであろう。

【００１７】個々のバイト加算器の最後の８ビットを見
直す予知キャリー・ルック・アヘッドを与えることによ
り、本発明は従来のキャリー・ルック・アヘッド上でか
なりのスピード向上を与えてくれる。これは、従来のキ
ャリー・ルック・アヘッドだけを使用する加算器が、よ
り上位にあるキャリー・ルック・アヘッドの遂行の前に
、より下位のキャリー・ルック・アヘッドの結果を待た
なくてはならなかったという理由による。それゆえ、臨
界タイミングパスは、キャリールック・アヘッドを通じ
る。更に、キャリー・ルック・アヘッドは、比較的大量
のエッチを使用することによって実行され、そして７つ
あるいはそれ以上の入力を有する大きなゲートがキャリ
ー・ルック・アヘッドロジックを実行するために必要と
なる。これらの大きなゲートはより小さなゲートよりも
遅いものである。

【００１８】本発明はバイト加算器を使用する３２ビッ
ト加算器に限られるものではない。例えば、図９を参照
すれば、３２ビット加算器が、２つの１６ビット加算器
を用いることによって実行されている。この実施例にお
いてＰＣＬＡ８１は、予知キャリーＰＣ１６を上位の加
算器８５に与えるために、下位の加算器８３の全ての１
６ビットを見るわけではなく、より下位の加算器の８ビ
ットを見るだけでよい。１６ビット加算器のこれらの８
ビットを見ることにより、より上位の加算器８５への下
位の加算器８３のキャリーをとても正確に予知すること
が出来る。

【００１９】この実施例及び、バイト加算器を有する前
記実施例とを総合すれば、より上位の及びより下位のｎ
ビット加算器によって作用される、２つのｍビット数に
おける加算の実行が明らかになる。下位の加算器におけ
るｎビットのたったｑビットだけが、より上位の加算器
のための予知に使用される。２つの１６ビット加算器を
使用する実施例において、ｍは３２であり、ｎは１６で
あり、ｑは８である。４つのバイト加算器を使用するバ
イト加算器においては、ｍは３２であり、ｎは８であり
、ｑは８である。正確な予知の所望の頻度を与えるため
に必要となるものと同じ数だけのビットを見直すだけで
よいのである。更に、ｍビット数は、同じビット長の下
位、あるいは上位加算器に分割される必要はない。例え
ば３２ビット数を有するものにおいて、より上位の加算
器がｋビットで動作している時に、より下位の加算器が
ｊビットであってもよい。ここでｊは１９、ｋは１３で
ある。

【００２０】本発明の他の実施例が図２に示されている
。図２では、従来のキャリールックアヘッドロジック（
ＣＬＡ）４９が完全に取り除かれている。この実施例に
おいて予知キャリーは、単一の加算器によって発生され
たキャリーと比較される。例えば、ＰＣＬＡ３９によっ
て作られたＰＣ２４は、ビットａ＜２３：１６＞及びｂ
＜２３：１６＞との加算と、バイト加算器１５中のＰＣ
１６とによって作られたＣ２４と比較されるであろう。 バイト加算器１５からのキャリーＣ２４は、全てのビッ
ト＜２３：０＞のための真のキャリーではない。そうで
は無く、これはバイト加算器１５で加算されたビットだ
けの、つまりこの例で言えばビット＜２３：１６＞、キ
ャリーなのである。

【００２１】キャリーＣ８　、Ｃ１６及びＣ２４はその
特別のバイト加算器へ送信されたその８ビットだけに基
づくものなので、そのキャリーは正しいものではない。 それ故、ＰＣとＣとの比較も正しくない。しかしながら
、ＰＣあるいはＣにおけるエラーはどのようなものであ
っても、「リップル」方法で正しくされるであろう。こ
のリップル訂正の例として以下のものがある。

【００２２】例えば、Ｃ８　＝１、ＰＣ８　＝０と仮定
する。これは、ビット＜７：０＞のバイト加算器１１の
加算がキャリーをつくったことを意味する。ＰＣ８　は
Ｃ８　と等しくないので、比較ミスが存在することにな
り、比較装置４１は再生／訂正ロジック５５へ信号を送
信するであろう。再生／訂正ロジック５５により、訂正
ベクトル（ＣＶ）における加算が、不正確な総計に加算
され、そしてこの訂正サイクルの間、ＰＣ８　上の比較
・ミスが無視されるであろう。この訂正ベクトルは、適
当な位置に１を有し、その他は全て０というものである
。例えば、もしＣ８　が１になるべきであった場合、ビ
ット＜８＞セットを有するＣＶが、不正確な総計に加算
されるであろう。

【００２３】ＣＶが不正確な総計に加わえられた後は、
第２のバイト加算器１３が最下位８ビットの加算からの
正確な結果（つまりキャリービットの正確な値）を有し
ているため、Ｃ１６及びＰＣ１６にも比較ミスが存在す
るであろう。不正確な総計へ第１のＣＶの加算をするこ
とにより、Ｃ１６の正確な値が作られるであろう。Ｃ１
６のこの値は、ＰＣ１６と比較される。再び比較ミスが
存在している場合、第２のＣＶが、その不正確な総計に
加算される。 この時、ＣＶはビット数１６に１がセットされているも
のである。再びこの訂正サイクルの間は、ＰＣ１６の比
較ミスは無視されるであろう。

【００２４】もし不正確な総計への第２のＣＶの加算の
後に、Ｃ２４とＰＣ２４とで比較ミスが存在した場合に
は、同一の手続きが行われる。このようにしてもし第３
の比較ミスが存在した場合には、その不正確な総計に第
３のＣＶが加算される。こうして最後に正しい結果が作
られる。上の手続きは、普通の計算においてはめったに
起こらない３つの比較ミスが存在した場合の悪例である
。それゆえ、３つの比較ミスのペナルティーは無視でき
るほどのものである。更にまた、列に２つの比較ミスを
有するような例も稀である。

【００２５】本発明のＰＣＬＡ３５、３７及び３９は予
知キャリーを作るため、プロパゲイト「Ｐ」及びジェネ
レイト「Ｇ」ロジックとして知られるものを用いる。プ
ロパゲイトとジェネレイトロジックはよく知られたもの
である。「プロパゲイト」という言葉は、ビット位置＜
３＞のようなあるビット位置の２つのビットが、次の下
位ビット、この例で言えばビット位置＜２＞、からのキ
ャリーを伝播するかしないかということを示している。 「ジェネレイト」という言葉は単に、ビット位置３のよ
うなあるビット位置のビットが、それら２つの数が加算
された時にキャリーを発生するかどうかを示しているも
のである。

【００２６】２つのビットｓ及びｔのための、ジェネレ
イト及びプロパゲイトの真理値表が、図４に示されてい
る。この真理値表から明かなように、ジュネレイトはビ
ットｓ及びｔの両方が真の時にだけ、真（つまりキャリ
ーが発生される）である。真理値表はまた、ビットｓあ
るいはｔのいづれかが１である時にのみ、キャリーが発
生される（つまり１に等しいということ）であろうこと
を示している。この真理値表から、ジェネレイト機能は
ＡＮＤ関数であり、一方、プロパゲイト機能はＯＲ関数
であるということがわかるであろう。

【００２７】これらのビットは結合されたＧ及びＰを与
えるためにグループ化され得る。これが図４に示されて
いる。図４では２つのニブルの２つの組が示されている
。２つのニブルの各組は共に加算されるべき２つの数の
うちの１つのバイト（８ビット）である。ニブルの加算
は、ニブルのためのキャリービットの予知とは別個に実
行される。第１のニブルａ０　及びｂ０　は、信号Ｇ０
　及びＰ０　を作るために共にグループ化されている。 ａ１　及びｂ１　で作られた第２のニブルは信号Ｇ１　
及びＰ１　を作るためのものである。

【００２８】単一のニブルのための、Ｇ０　の方程式は
Ｇ０　＝ｇ３＋ｇ２・ｐ３＋ｇ１・ｐ３・ｐ２＋ｇ０・
ｐ３・ｐ２・ｐ１である。 Ｐ０　の方程式はＰ０　＝ｐ０・ｐ１・ｇ２・ｐ３であ
る。（「＋」という表現はＯＲ関数を表し、一方「・」
という表現はＡＮＤ関数を示すとにきをつけてもらいた
い）これらの方程式は全てのニブルで有効である。単一
のニブルのために、Ｇ０　＝１の時あるいはＰ０　＝１
の場合にのみキャリーは発生され、ニブル中にキャリー
が存在する。

【００２９】Ｇ及びＰロジックは、図４を用いそして以
下の説明を読むことによって、理解出来る。キャリーは
、上で与えられた公式でＧ０　＝１の時に、第１のニブ
ル、ビット＜３：０＞から作られる。これは、５つの状
態のうちの１つが真である場合に起こるであろう。第１
の状態は、位置３のビットの両方に１が存在した場合に
、つまりｇ３＝１の場合に起こるであろう。このように
、ビット位置３の１の加算からのキャリーの「発生」が
存在し、そうしてニブル＜３：０＞はキャリーを作る。 この状態においてはｇ３＝１、Ｇ０　＝１そして、キャ
リー＝１である。キャリーはまた、ｇ２＝１及びｐ３＝
１である第２の状態で作り出されることも可能である。 共通の言葉いえば、ビット位置２のビットの加算がキャ
リーを発生したことを意味する。このキャリーはその後
、次のビット位置、いまの例で言えばビット位置３、に
より「伝播」されなくてはならない。もしビット位置３
の両方のビットが０である場合、その後、ビット位置２
からのキャリーは、ニブルの外に伝播されず、この時、
ｇ２　　ｐ３＝０となり、ニブルからキャリーを作らな
いであろう。

【００３０】おなじ理屈が残りの項、ｇ１・ｐ３・ｐ２
及びｇ０・ｐ３・ｐ２・ｐ１に適用される。キャリーは
、下位ビットがキャリーを発生した場合に項によって作
られ、その後、全ての上位ビットによって伝播される。 いづれかの上位ビットの１つが２つの０を含んでいる場
合、そのキャリーがその後、ニブルの外に伝播されるこ
とはないであろう。

【００３１】Ｐ項−−プロパゲイト項−−は、ニブルの
全てのビット位置は、下位の加算器からニブルへと入力
されたキャリーを伝播するかどうか、ということに関す
るものである。また、これらのビット位置はいづれも２
つの０を含むことが出来ない。即ち、下位加算器からの
キャリーはニブルの外に伝播されないであろう。Ｐ及び
Ｇロジックは結合可能であり、ビットの大きな列からの
キャリーを、その大きな列からのＰ及びＧを結合させる
ことによって、決定することが出来る。この例を以下に
示す。

【００３２】下位バイト（ビット＜７：０＞）のため、
キャリー即ち「キャリー．ルック・アヘッド」は、ＣＬ
Ａ８＝Ｇ１　＋Ｐ１　・Ｇ０　＋Ｐ１　・Ｐ０　・Ｃｉ
ｎという公式から決定される。図３の真理値表及び図４
に示された例を用いれば、Ｇ０＝１及びＰ１　＝１なの
で、キャリーが第１のニブルから作られることが分かる
。このキャリーは下位ビットで発生され、上位ビットを
通じて伝播される。

【００３３】ビット１６のための完全に正確なキャリー
を保証するため、従来のキャリー・ルック・アヘッドで
は、先の１６ビット（２バイト）を見直さなければなら
ない。従来のキャリー・ルック・アヘッドは、８つの最
下位ビットで作られたなんらかのキャリーを生じてしま
った。それ故、キャリー・ルック・アヘッドは方程式、
ＣＬＡ１６　＝Ｇ３　＋Ｐ３　・Ｇ２　＋Ｐ３　・Ｐ２
　・Ｇ１　＋Ｐ３　・Ｐ２　・Ｐ１　・Ｇ０　＋Ｐ３　
・Ｐ２　・Ｐ１　・Ｐ０　・Ｃｉｎによって決定されて
いた。

【００３４】最後に、ビット２４のためのキャリー・ル
ック・アヘッドは従来技術では、方程式ＣＬＡ２４　＝
Ｇ５　＋Ｐ５　・Ｇ４　＋Ｐ５　・Ｐ４　・Ｇ３　＋Ｐ
５・Ｐ４　・Ｐ３　・Ｇ２　＋Ｐ５　・Ｐ４　・Ｐ３　
・Ｐ２　・Ｇ１　＋Ｐ５　・Ｐ４　・Ｐ３　・Ｐ２　・
Ｐ１　・Ｇ０　＋Ｐ５　・Ｐ４　・Ｐ３　・Ｐ２　・Ｐ
１　・Ｐ０　・Ｃｉｎによって決定されていた。

【００３５】図２は、加算器１１、１３、１５への入力
が結合されているＰＣＬＡ３５、３７、３９を、図示し
ている。各ＰＣＬＡ３５、３７、３９は、２　つのニブ
ルのためにＰ及びＧロジックを作るロジック６１の第１
レベルを含んでいる。ロジック６３の第２レベルは　　
ロジック６１の第１レベルによって与えられたＰ及びＧ
信号の２つの組を結合する。ＣＬＡ２４　のための方程
式を見れば、ビット２４のために完全に正確な「真のキ
ャリー」を与えるためには７つの項が必要である、とい
うことが分かる。しかしながら本発明では、ＣＬＡ２４
　のための方程式のほんのわずかな項を使用してビット
２４のためのキャリーを予知することによって、とても
正確なものとすることが出来る。他の言葉で言えば、こ
の方程式を、その最も重要な項に省略してしまうという
ことである。こうして、予知キャリー（ＰＣ２４）は、
ＰＣ２４＝Ｇ５　＋Ｐ５　・Ｇ４　によって表される。 したがって、予知キャリー、ＰＣ２４は、項、Ｐ５　・
Ｐ４　・Ｇ３　＋Ｐ５　・Ｐ４　・Ｐ３　・Ｇ２　＋・
・・・を失っていることになる。

【００３６】いづれかのＰが１である見込みは１／２４
　（つまり、Ｐ０　＝ｐ３・ｐ２・ｐ１・ｐ０で、全て
のｐ　が同じである可能性は１／１６）である。Ｇが１
である見込みは１／２である。この解析によれば、項Ｐ
５　・Ｐ４　・Ｐ３　は２９　回に１度、１に等しくな
るであろう。方程式の次の項Ｐ５　・Ｐ４　・Ｐ３　・
Ｇ２　が１を作る見込みは、たったの１／２１７である
ので、重要でないと考えるのである。 ＣＬＡ２４　の方程式の残りの項も同様である。したが
って、ＣＬＡ２４　（つまりＰＣ２４）の推量は、２９
回に１度＝ほぼ０．２％、誤りを侵すということになる
。もし、同一のロジックがＣＬＡ１６　及び　ＣＬＡ８
　に用いられた場合には、３２ビットの総計があやまり
であるのは、回数のほぼ０．６％である。他の方法に適
用するため、本発明の予知キャリー方法を使用すること
により、その総計は、その回数のほぼ９９．４％正しい
ものとなる。

【００３７】図６に示したＰＣＬＡの例は、予知キャリ
ーＰＣ２４を計算するＰＣＬＡ３９において使用される
ロジックを示している。ロジックの第１のレベルは、ニ
ブルａ４　、ｂ４　のためのＰ４及びＧ４、ニブルａ５
　、ｂ５　のためのＰ５　及びＧ５　を作る。第２のレ
ベル６３は、関数Ｇ５　＋Ｐ５　・Ｇ４　を与えるため
のＡＮＤゲート及びＯＲゲートを含む。この関数は、Ｃ
ＬＡ２４　の概数である。ＣＬＡ２４　の概数はＰＣ２
４に等しく、この予知キャリーは次の上位バイト加算器
１７に与えられる。同様のロジックが他のＰＣＬＡ３５
、３７において用いられる。

【００３８】訂正ロジック４７に結合された「正しい」
ライン６４は、ロジックレベル６２の最後のＯＲゲート
に結合される、ということに注意してもらいたい。予知
ミスがあった時、このライン上の信号は１になるはずの
ＰＣ２４を強いるものである（なぜなら、予知が項を放
棄するので、予知が０を予知ししかもそれは１が持つべ
きであった場合にのみ、誤りが起こり得るからである）
。このように、訂正ロジック４７比較装置から信号を受
けた場合に、加算が再度実行されそしてその予知キャリ
ーが１にセットされるであろう場合には、それは訂正ラ
イン６４上に信号を送信する。総計を訂正するために他
の数が加算されるような、他の実施例においては、訂正
ライン６４は必要とされない。

【００３９】図８は本発明の実施例を示しており、この
実施例は減算の早い手段を与える。図８の実施例は、平
行に並んだ２つのＰＣＬＡを備えており、図６に示され
たＰＣＬＡの実施例と同様のものである。図８の左側の
ＰＣＬＡは、図６と同一の物であり、一方図８の右側の
ＰＣＬＡは、ＮＯＴ　ｂでｂ入力に置き換える。ＡＤＤ
信号が図８の左側のＰＣＬＡをイネイブルするために与
えられ、減算信号が図８の右側のＰＣＬＡをイネイブル
するために与えられる。したがって、図８の右のＰＣＬ
Ａからの信号は、減算のための予知キャリーを作り出し
、一方、左のＰＣＬＡのための信号は、加算のための予
知キャリーを作り出すであろう。

【００４０】図８の実施例は、いかなるロジックの層を
も加算するものではないが、加算及び減算が平行に実行
されるよう、ロジックを横に拡張し、そうして従来のキ
ャリールックアヘッドロジックを高速にするという利点
を与えてくれるものである。従来のＣＬＡ　を有してい
る場合、減算能力を与えるためには、ロジックゲートの
３つの付加的なレベルが必要とされる。それらの３つの
付加的なレベルは、本発明のＰＣＬＡを用いる加算器よ
りも速度の遅い、従来のキャリールックアヘッドだけを
用いた加算器を作る。

【００４１】ＰＣＬＡ内の加算路及び減算路の両方を与
えるため、ロジックを反復することは、例えばＰＣ２４
のようなＰＣを計算するのに使用される、比較的少数の
項によって可能となる。図８の例では、たった４つの項
が予知キャリーＰＣ２４を与えるために使用されている
。それに引換え従来のＣＬＡ　を有するものでは、真の
キャリーＴＣ２４は、８つあるいはそれ以上の項を必要
とし、それ故ＴＣ２４を作る最後のＯＲゲートへの８つ
の入力も必要とされるであろう。したがって、本発明の
ような平行加算及び減算路を与えるロジックの反復は、
従来のＣＬＡ　ではうまくいかなかったのである。

【００４２】キャリー技術を用いる本発明の加算器は、
高速のディバイダを実行するといったことに有用である
。そのようなデバイダーが図７に示されている。説明を
簡単にするため、キャリー予知のために８ビットルック
・バックを有する、たった２つの１６ビット加算器７１
、７３が示されている。実施例は、たった２つの１６ビ
ット加算器を有するものであるが、図７のディバイダは
また、図１に示された加算器の実施例を使用することに
よっても実行され得る。特別のディバイダについて説明
する前に、一般のコンピュータの２進分割について述べ
る。

【００４３】一般に割り算は、割り算された部分的な結
果から、シフトされた除数を減算していくという、一連
の試行である。これは図１０に示されており、２つの可
能なオプション（除数を減算するもの、あるいはなにも
しないといもの）を示す２つの列が存在し、次の部分結
果は、減算の結果に基づいて選択される。もしその結果
が負である場合には、その部分結果ＰＲが記憶され、そ
の除数は１ビットシフトされ、そしてまた減算が実行さ
れる。減算の結果が正である場合は常に、商レジスタ中
の適当なビット位置へビットがシフトされる。

【００４４】図１０に示された割り算の方法は、記憶割
り算として知られている。この型の割り算は、除数を反
復して減算していくというものである。初めに割り算さ
れたものから減算、そしてその後、その最初の部分結果
からの減算、というように、減算を連続して行うもので
ある。減算の結果が負になった場合には、その元の部分
結果（ＰＲ）が記憶されて、その除数がシフトダウンさ
れ、他の減算が行われる。

【００４５】非記憶割り算ではないものでは、その結果
が負である時であっても動作が続けられる。しかしなが
ら、その結果が再び正になるまでは、その動作は減算で
はなく加算である（そしてその後、減算が再び実行され
、ていくという具合である）。これを以下の関係で示す
ことが出来る。 −１＝−８＋４＋２＋１ 非記憶方法においては、８（除数）が減算され、そして
ＰＲが再び正になるまで、４、２、１を加算するという
プロセスが続く。ＰＲが０になった時に、非記憶割り算
は終了される。このプロセスを以下に示す。

【００４６】 　　図７はキャリー比較のため、パイプライン段階を有
しているような本発明の加算器を使用している、除数の
実施例である。このように除数の加算／減算は、１サイ
クルで実行され、次のサイクルでチェックがなされる。 なせなら、チェックが遅いために、その部分結果（ＰＲ
）が付加サイクルのための保持ＰＲ（ＳＰＲ）レジスタ
７５内に保持され、そうして比較ミスが検出された時に
は既に適当なＰＲが保持されているからである。

【００４７】図７に示した除数は非記憶方法を用いるが
、その記憶方法も同じく使用可能である。割り算を実行
するため、除数は除数レジスタ７７にロードされ、一方
、割り算されたものはＰＲレジスタ７９にロードされる
。初めのサイクルは減算である。その減算の結果はシフ
トされ、ＰＲレジスタ７９中に配置される。キャリー予
知加算器が比較ミスをおこした場合、この元のＰＲ（加
算／減算動作によって手を加えられていない値）がＳＰ
Ｒ７５に保持される。

【００４８】減算のサインは、次のサイクルで加算を実
行すべきかあるいは減算を実行すべきかということを決
定する。もしその結果が負である場合には加算がその後
行われ、またそうでない場合には減算が行われる。その
結果であるサインから商ビットが決定され、それは商レ
ジスタ８５の最下位ビット位置へとシフトされる。その
後に続くサイクルでは、サインによって決定された通り
に加算／減算が実行され、そうしてその前のサイクルの
キャリー（ＰＣ及びＴＣ）がチェックされる。比較した
時は全てがうまくいっているということになり、その割
り算が続けられる。もしＰＣあるいはＴＣが比較ミスを
起こした時は、１サイクル早く発生された結果は誤りで
あるということになる。その後、ＳＰＲ７５からＰＲを
フェッチしそしてそれをＰＲレジスタ７９内に「記憶」
し直すことによって、加算／減算が誤りとなる前の時点
まで、その割り算を戻さなければならない。また、商ビ
ットが誤りであるかもしれない場合（つまり誤った加算
／減算によって発生されたサインが誤りかもしれない場
合）には、その商ビットも放棄される。それは加算／減
算が再実行された時に再発生される。

【００４９】誤った加算／減算動作が再び実行されるが
、この時はそのキャリーを逆にするようＰＣＬＡ８１に
命令がなされる。そのサインは付加サイクルのため、Ｓ
Ｓレジスタ８３に保持されているということに注意して
もらいたい。このＳＳレジスタは、そのディバイダが誤
った加算／減算を再生するために戻された場合に、それ
が加算あるいは減算のどちらをすべきであったのかとい
うことを知っている。

【００５０】性能に関しては次のようである。キャリー
・予知加算器は１回の割り算繰り返しにつき、１／２９
　で誤りとなるであろう。３２ビット割り算において普
通の割り算は、３２／２９　の記憶回復、あるいはサイ
クルの付加的な１／１６を必要とする。それは無視して
よい程のものと考えられる。即ち、３２ビット割り算の
ために３２サイクルかかる代わりに、３２と１／１６サ
イクルかかるであろうということである。しかしながら
、そのサイクル自体はそれより短いものであるので、そ
の割り算はより早いものとなる。

【００５１】本発明のディバイダは常に真の余りを発生
し、またこのディバイダを実行するために必要とされる
ゲートの数によるコストはそれ程高いものではない。

【図面の簡単な説明】

【図１】　　本発明の実施例にしたがって構成された高
性能加算器のブロック図。

【図２】　　本発明の代替例にしたがって構成された高
性能加算器のブロック図。

【図３】　　図１の高性能加算器の部分を示しており、
図１の高性能加算器で使用された予知キュリー・ルック
・アヘッドのブロック図を伴う。

【図４】　　ジェネレイト及びプロパゲイトロジックの
ための真理値表である。

【図５】　　２つの８ビット数の例及び、ジェネレイト
及びプロパゲイトロジックのために、それらの８ビット
をニブルにグループ化しているものを示す。

【図６】　　図２の予知キャリー・ルック・アヘッドを
実行するために使用され得るロジックゲートの例を示し
ている。

【図７】　　予知キャリー・ルック・アヘッドを有した
高性能加算器を用いる本発明の実施例に従う高性能ディ
バイダを示す。

【図８】　　平行な減算路を有した予知キャリー・ルッ
ク・アヘッドを実行するために使用され得る、ロジック
ゲートの例を示す。

【図９】　　本発明の高性能加算器の代替例の加算器装
置を示す。

【図１０】　　２進の割り算の流れの例を示す。

【符号の説明】

５１　　レジスタ ３５　　ＰＣＬＡ ３７　　ＰＣＬＡ ３９　　ＰＣＬＡ ６１　　ロジック ６３　　ロジック

Claims (20)

【特許請求の範囲】
1. 【請求項１】　　ｍピット総計を形成するために、ｍビ
   ット数を加算あるいは減算するための高性能ｍビット加
   算器において、この高性能ｍビット加算器は、２つのｍ
   ビット数のｎ個の下位ビットを受けるためのｎ個の入力
   を有し、下位ｎビット総計及びキャリービットを作るよ
   うな下位ｎビット加算器と、２つのｍビット数のｐ個の
   上位ビットを受けるためのｐ個の入力及び予知キャリー
   を受けるためのキャリー入力を有し、上位ｐビット総計
   を作るために、ｐ個の上位ビット及び予知キャリーを加
   算するような上位ｐビット加算器と、下位ｎビット加算
   器のｎ個の入力のうちのｑ個に結合されたｑ個の入力と
   、上位ｐビット加算器のキャリー入力に結合された出力
   とを有するような予知キャリー・ルック・アヘッド（Ｐ
   ＣＬＡ）　とを有し、前記予知キャリー・ルック・アヘ
   ッドは、ｎ下位ビットの加算することによって作られた
   キャリービットの予知であって、ＰＣＬＡ内でｎ個の下
   位ビットのたったｑビットの関数として予知されたもの
   である予知キャリーをその出力において与えることを特
   徴とする高性能ｍビット加算器。
2. 【請求項２】　　請求項１記載の加算器において更に、
   ２つの入力及び１つの出力を有する比較装置を備え、前
   記入力の１つは、キャリービットを受けるために下位ｎ
   ビット加算器に結合されており、前記入力の他方は、予
   知キャリーを受けるためにＰＣＬＡの出力に結合されて
   おり、前記比較装置は予知キャリーをキャリービットと
   比較し、予知キャリーがそのキャリービットと等しくな
   ければ比較装置出力において予知ミス信号を与える加算
   器。
3. 【請求項３】　　請求項２記載の加算器において更に、
   予知ミス信号を受けるために比較装置出力に結合された
   入力を有する、訂正ロジックを備え、前記訂正ロジック
   は、訂正ロジックが訂正ミス信号を受けた時にそのｍビ
   ット総計を訂正するための手段を含む加算器。
4. 【請求項４】　　請求項３の加算器において、ｍが３２
   、ｎが１６、ｐが１６、そしてｑが８であるような加算
   器。
5. 【請求項５】　　３２ビット総計を形成するために、３
   ２ビット数を加算あるいは減算するための高性能３２ビ
   ット加算器において、この高性能３２ビット加算器は、
   ３２ビット数の８つの最下位ビットを受けるために、キ
   ャリー入力及び８つの入力を有し、３２ビット総計の８
   つの最下位ビット及び第１の加算器キャリービットを作
   る第１のバイト加算器と、３２ビット数の８つの第２の
   最下位ビットを受けるために、キャリー入力及び８つの
   入力を有し、３２ビット総計の８つの第２の最下位ビッ
   ト及び第２の加算器キャリービットを作る第２のバイト
   加算器と、３２ビット数の８つの第３の最下位ビットを
   受けるために、キャリー入力及び８つの入力を有し、３
   ２ビット総計の８つの第３の最下位ビット及び第３の加
   算器キャリービットを作る第３のバイト加算器と、３２
   ビット数の８つの最上位ビットを受けるために、キャリ
   ー入力及び８つの入力を有し、３２ビット総計の８つの
   最上位ビット及び第４の加算器キャリービットを作る第
   ４のバイト加算器と、第１のバイト加算器の８つの入力
   、及び第２のバイト加算器のキャリー入力に結合された
   出力を有し、第１の加算器キャリービットの予知である
   第１の予知キャリーをその出力において与える第１の予
   知キャリー・ルック・アヘッド（ＰＣＬＡ）　と、第２
   のバイト加算器の８つの入力、及び第３のバイト加算器
   のキャリー入力に結合された出力を有し、第２の加算器
   キャリービットの予知である第２の予知キャリーをその
   出力において与える第２のＰＣＬＡと、第３のバイト加
   算器の８つの入力、及び第４のバイト加算器のキャリー
   入力に結合された出力を有し、第３の加算器キャリービ
   ットの予知である第３の予知キャリーをその出力におい
   て与える第３のＰＣＬＡとを備え、前記第１のＰＣＬＡ
   において、前記第１の予知キャリーは、たった８つの最
   下位ビットの関数として第１のＰＣＬＡで予知され、前
   記第２のＰＣＬＡにおいて、前記第２の予知キャリーは
   、たった８つの第２の最下位ビットの関数として第２の
   ＰＣＬＡで予知され、そして、前記第３のＰＣＬＡにお
   いて、前記第３の予知キャリーは、たった８つの第３の
   最下位ビットの関数として第３のＰＣＬＡで予知される
   ことを特徴とする高性能３２ビット加算器。
6. 【請求項６】　　請求項５記載の加算器において更に、
   ２つの入力と１つの出力を有し、１つの入力は第１の加
   算器キャリービットを受けるために第１のバイト加算器
   に結合され、そしてもう一方の入力は第１の予知キャリ
   ーを受けるために第１のＰＣＬＡの出力に結合されてお
   り、第１の予知キャリーを第１の加算器キャリービット
   と比較し、第１の予知キャリーが第１の加算器キャリー
   ビットに等しくない時は第１の予知ミス信号を第１の比
   較装置の出力において与えるような、第１の比較器と、
   ２つの入力と１つの出力を有し、１つの入力は第２の加
   算器キャリービットを受けるために第２のバイト加算器
   に結合され、そしてもう一方の入力は第２の予知キャリ
   ーを受けるために第２のＰＣＬＡの出力に結合されてお
   り、第２の予知キャリーを第２の加算器キャリービット
   と比較し、第２の予知キャリーが第２の加算器キャリー
   ビットに等しくない時は第２の予知ミス信号を第２の比
   較装置の出力において与えるような、第２の比較器と、
   ２つの入力と１つの出力を有し、１つの入力は第３の加
   算器キャリービットを受けるために第３のバイト加算器
   に結合され、そしてもう一方の入力は第３の予知キャリ
   ーを受けるために第３のＰＣＬＡの出力に結合されてお
   り、第３の予知キャリーを第３の加算器キャリービット
   と比較し、第３の予知キャリーが第３の加算器キャリー
   ビットに等しくない時は第３の予知ミス信号を第３の比
   較装置の出力において与えるような、第３の比較器を備
   える加算器。
7. 【請求項７】　　請求項６記載の加算器において更に、
   第１、第２及び第３予知ミス信号を受けるために第１、
   第２及び第３比較装置に結合された入力を有する、再生
   ／訂正ロジックを備え、前記訂正ロジックは、訂正ロジ
   ックが第１、第２及び第３予知ミス信号のうちの１つを
   受けた時に、３２ビット総計を訂正する手段を含む加算
   器。
8. 【請求項８】　　２つのｍビット数を加算あるいは減算
   するための、ｍビット加算器の動作方法において、個々
   のｍビット数を下位ｎビット部分と上位ｐビット部分に
   分割し、下位ｎビット部分の加算のために、下位部分の
   たったｑ個のビットの関数として作られる予知キャリー
   を作り、下位ｎビット総計を作るために下位ｎビット部
   分を総合し、上位総計を作るためにｍビット数の上位ｐ
   ビット部分を総合しそして予知キャリーを加算し、キャ
   リールックアヘッド（ＣＬＡ）内の下位ｎビットの加算
   のために真のキャリーを算出し、予知キャリーを真のキ
   ャリーと比較し、予知キャリーが真のキャリーと等しく
   ない場合には予知ミス信号を発生し、下位及び上位総計
   を、ｍビット総計へ結合し、予知ミス信号が発生された
   場合にはそのｍビット総計を訂正することを備える方法
   。
9. 【請求項９】　　請求項８記載の方法において、ｍビッ
   ト総計の訂正段階は、ｍビット総計のリプル訂正を実行
   することを含む方法。
10. 【請求項１０】　　請求項９記載の方法において、リプ
    ル訂正を実行する段階は、訂正ベクトルをｍビット総計
    に加算することを含む方法。
11. 【請求項１１】　　ｍビット総計を形成するためにｍビ
    ット数を加算あるいは減算するための、高性能ｍビット
    加算器において、２つのｍビット数のｎ個の下位ビット
    を受けるためのｎ個の入力を有し、下位ｎビット総計を
    作る下位ｎビット加算器と、２つのｍビット数のｐ個の
    上位ビットを受けるためのｐ個の入力と、予知キャリー
    を受けるためのキャリー入力を有し、上位ｐビット総計
    を作るためにｐ個の上位ビットと予知キャリーを加算す
    る上位ｐビット加算器と、２つのｍビット数のｒビット
    を受けそして真のキャリービットを作る下位ｎビット加
    算器及び上位ｐビット加算器へ結合された、キャリール
    ックアヘッド（ＣＬＡ）と、下位ｎビット加算器のｎ個
    の入力のうちのｑ個に結合されたｑ個の入力と、上位ｐ
    ビット加算器のキャリー入力に結合された出力とを有す
    る予知キャリールックアヘッド（ＰＣＬＡ）を備え、前
    記予知キャリールックアヘッドにおいて前記ＰＣＬＡは
    、ＣＬＡ　によって作られた真のキャリービットの予知
    である予知キャリーをその出力において与え、前記予知
    キャリーは、ｎ個の下位ビットのたったｑビットの関数
    としてＰＣＬＡ内で予知されることを特徴とする加算器
    。
12. 【請求項１２】　　請求項１１記載の加算器において更
    に、２つの入力と出力を有する比較装置を備え、１つの
    前記入力は真のキャリービットを受けるためにＣＬＡ　
    に結合されており、もう一方の前記入力は予知キャリー
    を受けるためにＰＣＬＡの出力に結合されており、前記
    比較装置は、予知キャリーを真のキャリービットと比較
    し、予知キャリーが真のキャリービットと等しくない時
    は予知ミス信号をその比較装置の出力において与える加
    算器。
13. 【請求項１３】　　請求項１２記載の加算器において更
    に、予知ミス信号を受けるために比較装置出力に結合さ
    れた入力を有し、訂正ロジックが予知ミス信号を受けた
    時はｍビット総計を訂正するための手段を含む訂正ロジ
    ックを備える方法。
14. 【請求項１４】　　請求項１３記載の加算器において、
    ｍが３２、ｎが１６、ｐが１６そしてｑが８である加算
    器。
15. 【請求項１５】　　３２ビット総計を形成するために３
    ２ビット数を加算あるいは減算するための、高性能３２
    ビット加算器において、３２ビット数の８つの最下位ビ
    ットを受けるためにキャリー入力及び８つの入力を有し
    、３２ビット総計の８つの最下位ビットを作る第１のバ
    イト加算器と、３２ビット数の８つの第２の最下位ビッ
    トを受けるためにキャリー入力及び８つの入力を有し、
    ３２ビット総計の８つの第２の最下位ビットを作る第２
    のバイト加算器と、３２ビット数の８つの第３の最下位
    ビットを受けるためにキャリー入力及び８つの入力を有
    し、３２ビット総計の８つの第３の最下位ビットを作る
    第３のバイト加算器と、３２ビット数の８つの最上位ビ
    ットを受けるためにキャリー入力及び８つの入力を有し
    、３２ビット総計の８つの最上位ビットを作る第４のバ
    イト加算器と、バイト加算器に結合され、３２ビット数
    の２４最下位ビットを受け、そして８つの最下位ビット
    のための第１の真のキャリー、８つの第２の最下位ビッ
    トのための第２の真のキャリー及び、８つの第３の最下
    位ビットのための第３の真のキャリーを作るキャリール
    ックアヘッド（ＣＬＡ）と、第１のバイト加算器の８つ
    の入力、及び第２のバイト加算器のキャリー入力に結合
    された出力を有し、第１の加算器キャリービットの予知
    である第１の予知キャリーをその出力において与える第
    １の予知キャリー・ルック・アヘッド（ＰＣＬＡ）　と
    、第２のバイト加算器の８つの入力、及び第３のバイト
    加算器のキャリー入力に結合された出力を有し、第２の
    加算器キャリービットの予知である第２の予知キャリー
    をその出力において与える第２のＰＣＬＡと、第３のバ
    イト加算器の８つの入力、及び第４のバイト加算器のキ
    ャリー入力に結合された出力を有し、第３の加算器キャ
    リービットの予知である第３の予知キャリーをその出力
    において与える第３のＰＣＬＡとを備え、前記第１のＰ
    ＣＬＡにおいて、前記第１の予知キャリーは、たった８
    つの最下位ビットの関数として第１のＰＣＬＡで予知さ
    れ、前記第２のＰＣＬＡにおいて、前記第２の予知キャ
    リーは、たった８つの第２の最下位ビットの関数として
    第２のＰＣＬＡで予知され、そして、前記第３のＰＣＬ
    Ａにおいて、前記第３の予知キャリーは、たった８つの
    第３の最下位ビットの関数として第３のＰＣＬＡで予知
    されることを特徴とする高性能３２ビット加算器。
16. 【請求項１６】　　請求項１５記載の加算器において更
    に、２つの入力と１つの出力を有し、１つの入力は第１
    の真のキャリービットを受けるためにＣＬＡ　に結合さ
    れ、もう一方の入力は第１の予知キャリーを受けるため
    に第１のＰＣＬＡの出力に結合されており、第１の予知
    キャリーを第１の真のキャリービットと比較し、第１の
    予知キャリーが第１の真のキャリービットに等しくない
    時は第１の予知ミス信号を第１の比較装置の出力におい
    て与えるような、第１の比較器と、２つの入力と１つの
    出力を有し、１つの入力は第２の真のキャリービットを
    受けるためにＣＬＡ　に結合され、もう一方の入力は第
    ２の予知キャリーを受けるために第２のＰＣＬＡの出力
    に結合されており、第２の予知キャリーを第２の真のキ
    ャリービットと比較し、第２の予知キャリーが第２の真
    のキャリービットに等しくない時は第２の予知ミス信号
    を第２の比較装置の出力において与えるような、第２の
    比較器と、２つの入力と１つの出力を有し、１つの入力
    は第３の真のキャリービットを受けるためにＣＬＡ　に
    結合され、そしてもう一方の入力は第３の予知キャリー
    を受けるために第３のＰＣＬＡの出力に結合されており
    、第３の予知キャリーを第３の真のキャリービットと比
    較し、第３の予知キャリーが第３の真のキャリービット
    に等しくない時は第３の予知ミス信号を第３の比較装置
    の出力において与えるような、第３の比較器を備える加
    算器。
17. 【請求項１７】　　請求項１６記載の加算器において更
    に、第１、第２及び第３予知ミスを受けるために第１、
    第２及び第３比較装置に結合された入力を有し、訂正ロ
    ジックが第１、第２あるいは第３予知ミス信号を受けた
    時に、３２ビット総計を訂正するための手段を含むよう
    な訂正ロジックを備える加算器。
18. 【請求項１８】　　請求項１５記載の加算器において、
    各ＰＣＬＡは平行ロジック路を含み、一方の路は加算の
    ための予知キャリーを与え、もう一方の路は減算のため
    の予知キャリーを与える加算器。
19. 【請求項１９】　　２つのｍビット数を加算あるいは減
    算するための、ｍビット加算器の動作方法において、そ
    れらのｍビット数を下位部分と上位部分に分割し、下位
    部分のたったｑビットの関数として作られる下位部分の
    ために予知キャリーを作り、下位総計を作るために下位
    部分を加算し、上位総計を作るために上位部分及び予知
    キャリーを加算し、２つのｍビット数の下位部分の加算
    のためキャリールックアヘッドロジック内に真のキャリ
    ーを作り、予知キャリーを真のキャリーと比較し、予知
    キャリーが真のキャリーと等しくない場合には予知ミス
    信号を発生し、下位及び上位総計をｍビット総計へ結合
    し、予知ミス信号が発生された場合にはそのｍビット総
    計を訂正することを備える方法。
20. 【請求項２０】　　ｍビット数を割り算するための高性
    能ディバイダにおいて、ｍビット除数を記憶する除数レ
    ジスタと、割り算の部分結果を記憶する部分結果レジス
    タと、下位ｎビット加算器と、上位ｐビット加算器と、
    予知キャリールックアヘッド（ＰＣＬＡ）と、比較装置
    と、再生ロジックとを備え、前記下位ｎビット加算器は
    、除数レジスタ及び部分結果レジスタに結合され、除数
    のｎ個の下位ビット及び部分結果を受けるための入力を
    有し、前記下位ｎビット加算器は、真のキャリービット
    及び新たな部分結果のｎ個の下位ビットを作るような下
    位ｎビット加算器であり、前記上位ｐビット加算器は、
    除数レジスタ及び部分結果レジスタに結合されており、
    部分結果及び除数のｐ個の上位ビットを受けるための入
    力を有し、前記上位ｐビット加算器は新たな部分結果の
    ｐ個の上位ビットを作り、前記下位ｎビット加算器及び
    前記上位ｐビット加算器による加算あるいは減算の後に
    、新たな部分結果の前記下位及び上位ビットが部分結果
    レジスタに記憶された部分結果と置き代わるような、上
    位ｐビット加算器であり、前記予知キャリールックアヘ
    ッド（ＰＣＬＡ）は、下位ｎビット加算器の入力のｑ個
    に結合された入力及び上位ｐビット加算器のキャリー入
    力に結合された出力とを有し、真のキャリービットの予
    知であってｎ個の下位ビットのたったｑビットの関数と
    してＰＣＬＡ内で予知されているような予知キャリーを
    その出力において与えるような予知キャリールックアヘ
    ッドであり、前記比較装置は、予知キャリー及び真のキ
    ャリービットを受けるためにＰＣＬＡ及び下位ｎビット
    加算器に結合されており、予知キャリー及び真のキャリ
    ービットが一致しない場合は比較ミス信号を作る比較装
    置であり、前記再生ロジックは、予知キャリーを訂正し
    、比較ミス信号が前記比較装置によって作られた場合に
    は、訂正予知キャリーを用いて加算あるいは減算サイク
    ルの再生を引き起こす再生ロジックであることを特徴と
    する高性能ディバイダ。