JPH01312896A - セラミック多層基板 - Google Patents
セラミック多層基板Info
- Publication number
- JPH01312896A JPH01312896A JP63142495A JP14249588A JPH01312896A JP H01312896 A JPH01312896 A JP H01312896A JP 63142495 A JP63142495 A JP 63142495A JP 14249588 A JP14249588 A JP 14249588A JP H01312896 A JPH01312896 A JP H01312896A
- Authority
- JP
- Japan
- Prior art keywords
- dielectric constant
- ceramic layer
- capacitor
- constant ceramic
- high dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000919 ceramic Substances 0.000 title claims abstract description 88
- 239000000758 substrate Substances 0.000 title claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims abstract description 67
- 230000005540 biological transmission Effects 0.000 abstract 1
- 230000008054 signal transmission Effects 0.000 abstract 1
- 239000000463 material Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 238000000605 extraction Methods 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はセラミック多層基板に関し、特にコンデンサ
が内蔵されるセラミック多層基板に関する。
が内蔵されるセラミック多層基板に関する。
近年、ＬＳＩやＶＬＳ Ｉなどの半導体素子を搭載する
セラミック多層基板においては、高密度化のために、基
板自体にコンデンサを内蔵することが行われている。
セラミック多層基板においては、高密度化のために、基
板自体にコンデンサを内蔵することが行われている。
このように、セラミック多層基板にコンデンサを内蔵す
る場合、コンデンサの容量は、配線パターンが形成され
るセラミック誘電体の誘電率（ε）に依存する。そのた
め、コンデンサの容量が小さいものしかなかった。
る場合、コンデンサの容量は、配線パターンが形成され
るセラミック誘電体の誘電率（ε）に依存する。そのた
め、コンデンサの容量が小さいものしかなかった。
内蔵するコンデンサの容量を大きくするためには、セラ
ミック誘電体の厚みを薄くすることが考えられるが、そ
れでは機械的強度が弱くなってしまう。
ミック誘電体の厚みを薄くすることが考えられるが、そ
れでは機械的強度が弱くなってしまう。
コンデンサの容量を大きくする別の方法は、誘電率の大
きいセラミック誘電体を用いることである。しかしなが
ら、高誘電率のセラミック誘電体を用いると配線パター
ン上の信号の伝搬遅延が大きくなってしまう。
きいセラミック誘電体を用いることである。しかしなが
ら、高誘電率のセラミック誘電体を用いると配線パター
ン上の信号の伝搬遅延が大きくなってしまう。
それゆえに、この発明の主たる目的は、信号の伝搬遅延
を大きくしないで、しかも容量の大きなコンデンサを内
蔵することができる、セラミック多層基板を提供するこ
とである。
を大きくしないで、しかも容量の大きなコンデンサを内
蔵することができる、セラミック多層基板を提供するこ
とである。
この発明は、配線パターンが形成される低誘電率セラミ
ック層、低誘電率セラミック層と積層される高誘電率セ
ラミック層、高誘電率セラミック層の同一平面に形成さ
れた複数の第１のコンデンサ電極、および高誘電率セラ
ミンク層を挟んで複数の第１のコンデンサ電極にそれぞ
れ対向する複数の第２のコンデンサ電極を備える、セラ
ミック多層基板である。
ック層、低誘電率セラミック層と積層される高誘電率セ
ラミック層、高誘電率セラミック層の同一平面に形成さ
れた複数の第１のコンデンサ電極、および高誘電率セラ
ミンク層を挟んで複数の第１のコンデンサ電極にそれぞ
れ対向する複数の第２のコンデンサ電極を備える、セラ
ミック多層基板である。
高誘電率セラミック層の同一平面に形成された複数の第
１のコンデンサ電極と、高誘電率セラミック層を挟んで
複数の第２のコンデンサ電極とが対向する。したがって
、それぞれ対となる第１のコンデンサ電極と第２のコン
デンサ電極との間には、高誘電率セラミック層の誘電率
等に応じた容量が形成される。
１のコンデンサ電極と、高誘電率セラミック層を挟んで
複数の第２のコンデンサ電極とが対向する。したがって
、それぞれ対となる第１のコンデンサ電極と第２のコン
デンサ電極との間には、高誘電率セラミック層の誘電率
等に応じた容量が形成される。
一方、高誘電率セラミック層と積層される低誘電率セラ
ミック層に形成された配線パターンを通して信号が伝搬
する。
ミック層に形成された配線パターンを通して信号が伝搬
する。
この発明によれば、内蔵されるコンデンサの容量は高誘
電率セラミック層の誘電率に依存して太き（なり、他方
配線パターン上の信号の伝搬遅延は低誘電率セラミック
層の誘電率に依存して小さいままである。したがって、
この発明によれば、内蔵コンデンサの高容量化と伝搬遅
延の最小化という相反する要求を実現できる、セラミッ
ク多層基板が得られる。
電率セラミック層の誘電率に依存して太き（なり、他方
配線パターン上の信号の伝搬遅延は低誘電率セラミック
層の誘電率に依存して小さいままである。したがって、
この発明によれば、内蔵コンデンサの高容量化と伝搬遅
延の最小化という相反する要求を実現できる、セラミッ
ク多層基板が得られる。
この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
第１図はこの発明の一実施例を示す分解斜視図である。
セラミック多層基板１０は互いに積層される２層の高誘
電率セラミック層１２および１４を含み、これら高誘電
率セラミック層１２および１４の上下にはそれぞれ低誘
電率セラミック層１６および１８が積層される。
電率セラミック層１２および１４を含み、これら高誘電
率セラミック層１２および１４の上下にはそれぞれ低誘
電率セラミック層１６および１８が積層される。
高誘電率セラミック層１２の上面には、それぞれが間隔
を隔てて複数の（この実施例では６個の）第１のコンデ
ンサ電極２０ａが形成される。そして、他方の高誘電率
セラミック層１４の上面には、それぞれの第１のコンデ
ンサ電極２０ａとそれぞれ高誘電率セラミック層１２を
挟んで対向する位置に、第２のコンデンサ電極２０ｂが
形成される。したがって、それぞれ対となる第１のコン
デンサ電極２０ａおよび第２のコンデンサ電極２０ｂの
間にコンデンサが形成される。このコンデンサの容量は
、第１および第２のコンデンサ電極２０ａおよび２０ｂ
の対向面積や高誘電率セラミック層１２の誘電率および
厚み等に依存して決まる。
を隔てて複数の（この実施例では６個の）第１のコンデ
ンサ電極２０ａが形成される。そして、他方の高誘電率
セラミック層１４の上面には、それぞれの第１のコンデ
ンサ電極２０ａとそれぞれ高誘電率セラミック層１２を
挟んで対向する位置に、第２のコンデンサ電極２０ｂが
形成される。したがって、それぞれ対となる第１のコン
デンサ電極２０ａおよび第２のコンデンサ電極２０ｂの
間にコンデンサが形成される。このコンデンサの容量は
、第１および第２のコンデンサ電極２０ａおよび２０ｂ
の対向面積や高誘電率セラミック層１２の誘電率および
厚み等に依存して決まる。
高誘電率セラミック層１２の上に積層される低誘電率セ
ラミック層１６には、上述の第１のコンデンサ電極２０
ａにそれぞれ対応する位置にバイアホールとなるスルー
ホール２２が形成される。
ラミック層１６には、上述の第１のコンデンサ電極２０
ａにそれぞれ対応する位置にバイアホールとなるスルー
ホール２２が形成される。
そして、この低誘電率セラミック層１６の上面には、こ
れらスルーホール２２を囲むようにリング状の取出電極
２４が形成される。したがって、それぞれが内蔵コンデ
ンサの一方電極を構成する前述の第１のコンデンサ電極
２０ａがスルーホール２２を通して取出電極２４に接続
されることによって、必要な外部回路要素（図示せず）
に接続される。
れらスルーホール２２を囲むようにリング状の取出電極
２４が形成される。したがって、それぞれが内蔵コンデ
ンサの一方電極を構成する前述の第１のコンデンサ電極
２０ａがスルーホール２２を通して取出電極２４に接続
されることによって、必要な外部回路要素（図示せず）
に接続される。
高誘電率セラミック層１４のそれぞれの第２のコンデン
サ電極の近傍にバイアホールとなるスルーホール２６が
形成される。そして、高誘電率セラミック層１４の下側
に積層される低誘電率セラミック層１８の上面には、上
述のそれぞれのスルーホール２６と位置的に対応する位
置に接続電極２日が形成される。そして、これら接続電
極２８は連結電極３０によって互いに連結される。内蔵
コンデンサの他方電極を構成する前述の第２のコンデン
サ電極２０ｂがスルーホール２６を通して対応の接続電
極２８に接続される。したがって、第２のコンデンサ電
極２０ｂは接続電極２８および連結電極３０によって、
第２図の等価回路に示すように並列接続される。
サ電極の近傍にバイアホールとなるスルーホール２６が
形成される。そして、高誘電率セラミック層１４の下側
に積層される低誘電率セラミック層１８の上面には、上
述のそれぞれのスルーホール２６と位置的に対応する位
置に接続電極２日が形成される。そして、これら接続電
極２８は連結電極３０によって互いに連結される。内蔵
コンデンサの他方電極を構成する前述の第２のコンデン
サ電極２０ｂがスルーホール２６を通して対応の接続電
極２８に接続される。したがって、第２のコンデンサ電
極２０ｂは接続電極２８および連結電極３０によって、
第２図の等価回路に示すように並列接続される。
最下層の低誘電率セラミンク層１８の上面にはさらに、
連結電極３０に接続された接地電極３２が形成される。
連結電極３０に接続された接地電極３２が形成される。
この接地電極３２と位置的に対応するように、高誘電率
セラミック層１４．高誘電率セラミック層１２および低
誘電率セラミック層１６には、それぞれ、スルーホール
３４．３６および３８が形成される。そして、最上層の
低誘電率セラミック層１６の上面には、スルーホール３
８を囲むように、取出電極４０が形成される。したがっ
て、必要に応じて、接地電極３２がスルーホール３４．
３６および３８を通して取出電極４０に接続されること
によって、各内蔵コンデンサの第２のコンデンサ電極２
０ｂが接地される。
セラミック層１４．高誘電率セラミック層１２および低
誘電率セラミック層１６には、それぞれ、スルーホール
３４．３６および３８が形成される。そして、最上層の
低誘電率セラミック層１６の上面には、スルーホール３
８を囲むように、取出電極４０が形成される。したがっ
て、必要に応じて、接地電極３２がスルーホール３４．
３６および３８を通して取出電極４０に接続されること
によって、各内蔵コンデンサの第２のコンデンサ電極２
０ｂが接地される。
なお、高誘電率セラミック層１２には、その上に形成さ
れたそれぞれの第１のコンデンサ電極２０ａの相互間を
分断するようにスリット４２が形成される。したがって
、それぞれの第１のコンデンサ電極２０ａ相互間には、
スリット４２によって形成される低誘電率部分（空気：
ε＝１）が介在する。この低誘電率部分によって、それ
ぞれの第１のコンデンサ電極２０ａ相互間におけるクロ
ストークが小さくされる。具体的には、第１のコンデン
サ電極２０ａを１ｍｍの間隔で配置し、第１のコンデン
サ電極２０ａと第２のコンデンサ電極２０ｂとによって
１，０００ｐＦの内蔵コンデンサを形成する場合、３０
０μｍの幅を有するスリット４２を形成すると、それぞ
れのコンデンサ間におけるクロストークによるノイズは
、スリット４２がない場合に比べて１１５以下に低減で
きる。
れたそれぞれの第１のコンデンサ電極２０ａの相互間を
分断するようにスリット４２が形成される。したがって
、それぞれの第１のコンデンサ電極２０ａ相互間には、
スリット４２によって形成される低誘電率部分（空気：
ε＝１）が介在する。この低誘電率部分によって、それ
ぞれの第１のコンデンサ電極２０ａ相互間におけるクロ
ストークが小さくされる。具体的には、第１のコンデン
サ電極２０ａを１ｍｍの間隔で配置し、第１のコンデン
サ電極２０ａと第２のコンデンサ電極２０ｂとによって
１，０００ｐＦの内蔵コンデンサを形成する場合、３０
０μｍの幅を有するスリット４２を形成すると、それぞ
れのコンデンサ間におけるクロストークによるノイズは
、スリット４２がない場合に比べて１１５以下に低減で
きる。
なお、各内蔵コンデンサ間に低誘電率部分を介挿する目
的のためには、上述のスリット４２内に別の低誘電率材
料（たとえば低誘電率セラミック層１６および１８の材
料）を充填してもよい。このようにスリット４２に低誘
電率材料を充填するようにすれば、高誘電率セラミック
層１２の機械的な強度が大きくなるので、この高誘電率
セラミック層１２の厚みを可及的薄くし、より一層の高
容量化が可能になる。
的のためには、上述のスリット４２内に別の低誘電率材
料（たとえば低誘電率セラミック層１６および１８の材
料）を充填してもよい。このようにスリット４２に低誘
電率材料を充填するようにすれば、高誘電率セラミック
層１２の機械的な強度が大きくなるので、この高誘電率
セラミック層１２の厚みを可及的薄くし、より一層の高
容量化が可能になる。
さらに、スリット４２は、第１図の実施例では高誘電率
セラミック層１２を貫通するものとして形成されたが、
これは第３図に示すように、高誘電率セラミック層１２
の上面に形成される適当な深さの溝４２′であってもよ
い。このような溝４２′が形成されると、それを挟む第
１のコンデンサ電極２Ｏａ間におけるパス（ｐａｔｈ）
が長くなるので、電界が小さくなり、結果的に隣接する
内蔵コンデンサ間のクロストークが小さくなる。
セラミック層１２を貫通するものとして形成されたが、
これは第３図に示すように、高誘電率セラミック層１２
の上面に形成される適当な深さの溝４２′であってもよ
い。このような溝４２′が形成されると、それを挟む第
１のコンデンサ電極２Ｏａ間におけるパス（ｐａｔｈ）
が長くなるので、電界が小さくなり、結果的に隣接する
内蔵コンデンサ間のクロストークが小さくなる。
クロストークを抑制するためにはそれぞれの第１のコン
デンサ電極２０ａが形成された高誘電率セラミック層１
２をそれぞれのコンデンサ電極毎に分離して配置するよ
うにしてもよいが、第１図実施例のように１枚の高誘電
率セラミンク層１２を切欠４２によって分離する構成の
方が取り扱いが簡単である。なぜなら、スリットないし
切欠４２が形成されても、それぞれの第１のコンデンサ
電極２０ａは高誘電率セラミック層１２の連結部４４（
第１図）によって−平面で部分的に物理的に結合するか
らである。
デンサ電極２０ａが形成された高誘電率セラミック層１
２をそれぞれのコンデンサ電極毎に分離して配置するよ
うにしてもよいが、第１図実施例のように１枚の高誘電
率セラミンク層１２を切欠４２によって分離する構成の
方が取り扱いが簡単である。なぜなら、スリットないし
切欠４２が形成されても、それぞれの第１のコンデンサ
電極２０ａは高誘電率セラミック層１２の連結部４４（
第１図）によって−平面で部分的に物理的に結合するか
らである。
さらに、第１図実施例では高誘電率セラミック層１２お
よび１４が形成され、それぞれの上に第１のコンデンサ
電極２０ａおよび２０ｂが形成された。しかしながら、
高誘電率セラミック層１４は低誘電率セラミック層とし
て構成され、その上に同じような第２のコンデンサ電極
が配置されてもよい。なぜなら、第１および第２のコン
デンサ電極２０ａおよび２０ｂは、その場合でも、高誘
電率セラミック層１２を挟んで対向することになるから
である。
よび１４が形成され、それぞれの上に第１のコンデンサ
電極２０ａおよび２０ｂが形成された。しかしながら、
高誘電率セラミック層１４は低誘電率セラミック層とし
て構成され、その上に同じような第２のコンデンサ電極
が配置されてもよい。なぜなら、第１および第２のコン
デンサ電極２０ａおよび２０ｂは、その場合でも、高誘
電率セラミック層１２を挟んで対向することになるから
である。
また、第１図図示の実施例のような高誘電率セラミック
層１２および１４を低誘電率セラミック層１６および１
８の間に多数積層して、第４図に示すようにディスクリ
ートな積層コンデンサと同しような電極配置として、さ
らに大容量のコンデンサを内蔵するようにすることも可
能である。この場合、スルーホール４６および４８の内
部に形成された導体５０および５２によって第１のコン
デンサ電極２０ａおよび２０ｂのそれぞれが互いに連結
される。
層１２および１４を低誘電率セラミック層１６および１
８の間に多数積層して、第４図に示すようにディスクリ
ートな積層コンデンサと同しような電極配置として、さ
らに大容量のコンデンサを内蔵するようにすることも可
能である。この場合、スルーホール４６および４８の内
部に形成された導体５０および５２によって第１のコン
デンサ電極２０ａおよび２０ｂのそれぞれが互いに連結
される。
上述のいずれの実施例においても、高誘電率セラミック
層１２および１４ならびに低誘電率セラミック層１６お
よび１８は一体焼成され得るが、セラミック材料として
は低温焼成セラミックまたは高温焼成セラミックのいず
れが利用されてもよい。低温焼成セラミックが用いられ
る場合には次表に示すように高誘電率セラミック層１２
および１４としてはＰｂ系ペロブスカイト系の、たとえ
ばＰ ｂ （Ｍ ｇ ｘｉｓ Ｎ ｂ ＋１３ ） Ｏ
ｓ等が利用され、低誘電率セラミック層１６および１８
としてはＢａｏ−Ａ１．Ｏ，−３ｉＯ□系セラミツクが
利用可能である。このような低温焼成セラミックが用い
られる場合には、コンデンサ電極等の導体材料として、
高温焼成セラミックが利用される場合の導体材料、たと
えばＭｏあるいはＷ等の高融点金属に代えて、Ｃｕある
いはＡｕ等の電気抵抗の小さい低融点金属が利用できる
という利点がある。
層１２および１４ならびに低誘電率セラミック層１６お
よび１８は一体焼成され得るが、セラミック材料として
は低温焼成セラミックまたは高温焼成セラミックのいず
れが利用されてもよい。低温焼成セラミックが用いられ
る場合には次表に示すように高誘電率セラミック層１２
および１４としてはＰｂ系ペロブスカイト系の、たとえ
ばＰ ｂ （Ｍ ｇ ｘｉｓ Ｎ ｂ ＋１３ ） Ｏ
ｓ等が利用され、低誘電率セラミック層１６および１８
としてはＢａｏ−Ａ１．Ｏ，−３ｉＯ□系セラミツクが
利用可能である。このような低温焼成セラミックが用い
られる場合には、コンデンサ電極等の導体材料として、
高温焼成セラミックが利用される場合の導体材料、たと
えばＭｏあるいはＷ等の高融点金属に代えて、Ｃｕある
いはＡｕ等の電気抵抗の小さい低融点金属が利用できる
という利点がある。
表
低温焼成
低誘電率セラミック層 Ｂａ０−Ａ１ｚ０３−５ｉＯ１
系高誘電率セラミツクｑ ｐｂ系ペロブスカイト系導
体材料 ＣｕまたはＡｕ高温焼成 低誘電率セラミック層 Ａ１ｚ０３系 高誘電率セラミックｉｉ ＢａＴｉＯ３系導体材料
Ｍｏ、 Ｗ
系高誘電率セラミツクｑ ｐｂ系ペロブスカイト系導
体材料 ＣｕまたはＡｕ高温焼成 低誘電率セラミック層 Ａ１ｚ０３系 高誘電率セラミックｉｉ ＢａＴｉＯ３系導体材料
Ｍｏ、 Ｗ
第１図はこの発明の一実施例を示す分解斜視図である。
第２図は第１図実施例の等価回路図である。
第３図はスリットないし切欠の他の例を示す断面図解図
である。 第４図はこの発明の他の実施例を示す断面図解図である
。 図において、１２および１４は高誘電率セラミック層、
１６および１８は低誘電率セラミック層、２０ａは第１
のコンデンサ電極、２０ｂは第２のコンデンサ電極を示
す。 特許出願人 株式会社 村田製作所 代理人 弁理士 山 １） 義 人 第１図
である。 第４図はこの発明の他の実施例を示す断面図解図である
。 図において、１２および１４は高誘電率セラミック層、
１６および１８は低誘電率セラミック層、２０ａは第１
のコンデンサ電極、２０ｂは第２のコンデンサ電極を示
す。 特許出願人 株式会社 村田製作所 代理人 弁理士 山 １） 義 人 第１図
Claims (1)
- 【特許請求の範囲】 １ 配線パターンが形成される低誘電率セラミック層、 前記低誘電率セラミック層と積層される高誘電率セラミ
ック層、 前記高誘電率セラミック層の同一平面に形成された複数
の第１のコンデンサ電極、および 前記高誘電率セラミック層を挟んで前記複数の前記第１
のコンデンサ電極にそれぞれ対向する複数の第２のコン
デンサ電極を備える、セラミック多層基板。 ２ 前記高誘電率セラミック層は隣合う前記コンデンサ
電極の間に形成された切欠を含む、特許請求の範囲第１
項記載のセラミック多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142495A JPH01312896A (ja) | 1988-06-09 | 1988-06-09 | セラミック多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142495A JPH01312896A (ja) | 1988-06-09 | 1988-06-09 | セラミック多層基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01312896A true JPH01312896A (ja) | 1989-12-18 |
Family
ID=15316658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63142495A Pending JPH01312896A (ja) | 1988-06-09 | 1988-06-09 | セラミック多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01312896A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10383220B2 (en) | 2016-03-25 | 2019-08-13 | Hitachi Metals, Ltd. | Ceramic substrate and method for production thereof |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48100655A (ja) * | 1972-04-05 | 1973-12-19 | ||
| JPS4989150A (ja) * | 1972-12-29 | 1974-08-26 | ||
| JPS5917232A (ja) * | 1982-07-20 | 1984-01-28 | 日本電気株式会社 | 複合積層セラミツク部品およびその製造方法 |
| JPS62244631A (ja) * | 1986-04-17 | 1987-10-26 | 日本電気株式会社 | 複合積層セラミツク部品の製造方法 |
-
1988
- 1988-06-09 JP JP63142495A patent/JPH01312896A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48100655A (ja) * | 1972-04-05 | 1973-12-19 | ||
| JPS4989150A (ja) * | 1972-12-29 | 1974-08-26 | ||
| JPS5917232A (ja) * | 1982-07-20 | 1984-01-28 | 日本電気株式会社 | 複合積層セラミツク部品およびその製造方法 |
| JPS62244631A (ja) * | 1986-04-17 | 1987-10-26 | 日本電気株式会社 | 複合積層セラミツク部品の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10383220B2 (en) | 2016-03-25 | 2019-08-13 | Hitachi Metals, Ltd. | Ceramic substrate and method for production thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6072690A (en) | High k dielectric capacitor with low k sheathed signal vias | |
| EP0491542B1 (en) | Via capacitors within multi-layer 3-dimensional structures/substrates | |
| KR940006510B1 (ko) | 저온 소성 세라믹에 의한 스트립라인 차폐 구조물 | |
| US5144526A (en) | Low temperature co-fired ceramic structure containing buried capacitors | |
| US6046409A (en) | Multilayer microelectronic circuit | |
| KR20010021003A (ko) | 표면 실장형 ｒｃ 디바이스 및 그 제조 방법 | |
| US6711029B2 (en) | Low temperature co-fired ceramic with improved shrinkage control | |
| US20080218932A1 (en) | Embedded capacitor | |
| JP2004516676A (ja) | 電気的な多層半導体および該素子を備えている障害防止回路 | |
| CA2550882A1 (en) | Capacitor | |
| TWI754973B (zh) | 電容器結構 | |
| EP1003216A2 (en) | Multilayered ceramic structure | |
| US20090161288A1 (en) | Multilayer capacitor array | |
| JPH11204309A (ja) | 積層型バリスタ | |
| JPH08162368A (ja) | 複合型積層コンデンサ | |
| JPH05299906A (ja) | 高周波多層集積回路 | |
| US6004657A (en) | Laminated electronic part | |
| JP4469719B2 (ja) | 多重共振器フィルタ | |
| JPH01312896A (ja) | セラミック多層基板 | |
| JP3072845B2 (ja) | ディレイライン | |
| US5402003A (en) | Low dielectric constant interconnect for multichip modules | |
| JP3679059B2 (ja) | バラントランス | |
| JPS63278399A (ja) | 混成厚膜回路の構成方法 | |
| JPH0897603A (ja) | 積層型誘電体フィルタ | |
| JPH06163321A (ja) | 高周波ｌｃ複合部品 |