JPH0131303B2 - - Google Patents
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- Publication number
- JPH0131303B2 JPH0131303B2 JP56025825A JP2582581A JPH0131303B2 JP H0131303 B2 JPH0131303 B2 JP H0131303B2 JP 56025825 A JP56025825 A JP 56025825A JP 2582581 A JP2582581 A JP 2582581A JP H0131303 B2 JPH0131303 B2 JP H0131303B2
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- JP
- Japan
- Prior art keywords
- integrated circuit
- resistors
- die
- semiconductor integrated
- resistance ratio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は集積回路装置にかかり、特に抵抗体を
内蔵した集積回路装置の抵抗体の配置に関する。
内蔵した集積回路装置の抵抗体の配置に関する。
従来、例えば半導体集積回路に使う抵抗体の配
置は、他素子との配列にのみ重点が置かれて決定
されていた。この為、前記半導体集積回路ダイを
外容器に封入あるいは搭載後に発生する応力によ
つて半導体集積回路の固定したい抵抗体間の抵抗
比が変動することがあつた。これは、弾性歪がキ
ヤリア移動度を変化させて電気伝導度が変わる、
すなわちピエゾ抵抗効果として知られている現象
により抵抗値が変動し、また、組立工程後生じる
応力が半導体集積回路ダイ上の位置により異なる
ために、位置により抵抗体の抵抗値の変化量が異
なることによるものである。そしてこのような現
象により、内蔵抵抗で一定利得を得るアナログ回
路や、Ａ／Ｄコンバータ、Ｄ／Ａコンバータのラ
ダー抵抗などに無視出来ない変動をもたらし製造
歩留りを低下させていた。
置は、他素子との配列にのみ重点が置かれて決定
されていた。この為、前記半導体集積回路ダイを
外容器に封入あるいは搭載後に発生する応力によ
つて半導体集積回路の固定したい抵抗体間の抵抗
比が変動することがあつた。これは、弾性歪がキ
ヤリア移動度を変化させて電気伝導度が変わる、
すなわちピエゾ抵抗効果として知られている現象
により抵抗値が変動し、また、組立工程後生じる
応力が半導体集積回路ダイ上の位置により異なる
ために、位置により抵抗体の抵抗値の変化量が異
なることによるものである。そしてこのような現
象により、内蔵抵抗で一定利得を得るアナログ回
路や、Ａ／Ｄコンバータ、Ｄ／Ａコンバータのラ
ダー抵抗などに無視出来ない変動をもたらし製造
歩留りを低下させていた。
本発明の目的は、上記欠点を除去し組立工程後
に発生する抵抗比の変動を最小限におさえられる
集積回路装置を提供することにある。
に発生する抵抗比の変動を最小限におさえられる
集積回路装置を提供することにある。
本発明の特徴は、（111）面内に複数の抵抗体を
含み、該複数の抵抗体は２つの抵抗体を１組とし
た複数組から構成され、かつ、それぞれの組にお
ける２つの抵抗体の抵抗比を一定とした集積回路
装置において、それぞれの組において一方の抵抗
体と残りの他方の抵抗体とは該集積回路装置の略
中心に対して略点対称となるように配置されてい
る集積回路装置にある。そしてほぼ正方形の半導
体集積回路装置においては半導体集積回路ダイの
対角線上の前記ダイの中心に対して略点対称な位
置に抵抗比を一定にした抵抗体を配列する構成も
好ましい。また、半導体集積回路において、半導
体集積回路ダイの各辺に垂直でかつ、このダイの
中心を通る線上のこのダイの中心にほぼ点対称な
位置に抵抗比を一定にした抵抗体を配列する構成
も、好ましい。
含み、該複数の抵抗体は２つの抵抗体を１組とし
た複数組から構成され、かつ、それぞれの組にお
ける２つの抵抗体の抵抗比を一定とした集積回路
装置において、それぞれの組において一方の抵抗
体と残りの他方の抵抗体とは該集積回路装置の略
中心に対して略点対称となるように配置されてい
る集積回路装置にある。そしてほぼ正方形の半導
体集積回路装置においては半導体集積回路ダイの
対角線上の前記ダイの中心に対して略点対称な位
置に抵抗比を一定にした抵抗体を配列する構成も
好ましい。また、半導体集積回路において、半導
体集積回路ダイの各辺に垂直でかつ、このダイの
中心を通る線上のこのダイの中心にほぼ点対称な
位置に抵抗比を一定にした抵抗体を配列する構成
も、好ましい。
本発明によれば、前記ダイ上の位置でダイ中心
に対して対称性のある位置では前記ダイに加わる
応力がほぼ等しいことにより、複数の抵抗比は応
力によつてもほぼ一定となり、組立後も所望の抵
抗比が得られる。したがつて、アナログ集積回路
やＡ／Ｄコンバータ、Ｄ／Ａコンバータのラダー
抵抗などの変動がなくなり製造歩留りが大幅に向
上する。
に対して対称性のある位置では前記ダイに加わる
応力がほぼ等しいことにより、複数の抵抗比は応
力によつてもほぼ一定となり、組立後も所望の抵
抗比が得られる。したがつて、アナログ集積回路
やＡ／Ｄコンバータ、Ｄ／Ａコンバータのラダー
抵抗などの変動がなくなり製造歩留りが大幅に向
上する。
次に本発明の一実施例について、図面を参照し
て説明する。以下通常抵抗比精度を必要とするバ
イポーラ型アナログ集積回路に使用される（111）
面内のＰ型抵抗で実施した値で比較する。なお、
組立条件は通常のレジンモールドで行つた。
て説明する。以下通常抵抗比精度を必要とするバ
イポーラ型アナログ集積回路に使用される（111）
面内のＰ型抵抗で実施した値で比較する。なお、
組立条件は通常のレジンモールドで行つた。
第１図は、従来の抵抗比を固定する必要のある
半導体集積回路ダイ１上の抵抗体Ra乃至Rfの配
置例で、Ra／Rb＝Rc／Rd＝Re／Rfである。こ
こでRaとRbの抵抗比及びRcとRdの抵抗比はレ
ジンモールドで封入後ウエハ段階に比して２％程
変動していた。またReとRfはレジンモールドで
封入後その抵抗比がウエハー段階に比して４％程
も変動していた。これに対して、本発明の実施例
を第２図乃至第４図に示す。この実施例で、各抵
抗体Rg乃至Rrの製造条件と、抵抗体の図形上の
大きさは前述した従来のものと同じものを用いて
いる。なお、Ra／Rb＝Rg／Rh＝Ri／Rj＝Rk／
Rl＝Rm／Rn＝Ro／Rp＝Rq／Rrとなつている。
第２図の半導体集積回路ダイ２上のRgとRh、Ri
とRjは、前記ダイの各辺に垂直で、かつ前記ダ
イの中心を通る線上にほぼ前記ダイの中心に対し
て点対称な位置にそれぞれ配置されており、それ
ぞれの実験値によるレジンモールド封入後の抵抗
比の変動は0.2乃至0.3％であつた。第３図は、ほ
ぼ正方形の半導体集積回路ダイ３上の対角線上に
ほぼ前記ダイの中心に対してほぼ点対称な位置に
抵抗比を一定にしたい抵抗体を配列しており、
RkとRl、RmとRnの抵抗比のレジンモールド封
入後の変動は１％程度以下になつている。第４図
は、半導体集積回路ダイ４上ほぼ点対称な位置
に、抵抗比を一定にしたい抵抗体を配列してお
り、RoとRp、RqとRrの抵抗比のレジンモール
ド封入後の変動は1.5％程度以下になる。
半導体集積回路ダイ１上の抵抗体Ra乃至Rfの配
置例で、Ra／Rb＝Rc／Rd＝Re／Rfである。こ
こでRaとRbの抵抗比及びRcとRdの抵抗比はレ
ジンモールドで封入後ウエハ段階に比して２％程
変動していた。またReとRfはレジンモールドで
封入後その抵抗比がウエハー段階に比して４％程
も変動していた。これに対して、本発明の実施例
を第２図乃至第４図に示す。この実施例で、各抵
抗体Rg乃至Rrの製造条件と、抵抗体の図形上の
大きさは前述した従来のものと同じものを用いて
いる。なお、Ra／Rb＝Rg／Rh＝Ri／Rj＝Rk／
Rl＝Rm／Rn＝Ro／Rp＝Rq／Rrとなつている。
第２図の半導体集積回路ダイ２上のRgとRh、Ri
とRjは、前記ダイの各辺に垂直で、かつ前記ダ
イの中心を通る線上にほぼ前記ダイの中心に対し
て点対称な位置にそれぞれ配置されており、それ
ぞれの実験値によるレジンモールド封入後の抵抗
比の変動は0.2乃至0.3％であつた。第３図は、ほ
ぼ正方形の半導体集積回路ダイ３上の対角線上に
ほぼ前記ダイの中心に対してほぼ点対称な位置に
抵抗比を一定にしたい抵抗体を配列しており、
RkとRl、RmとRnの抵抗比のレジンモールド封
入後の変動は１％程度以下になつている。第４図
は、半導体集積回路ダイ４上ほぼ点対称な位置
に、抵抗比を一定にしたい抵抗体を配列してお
り、RoとRp、RqとRrの抵抗比のレジンモール
ド封入後の変動は1.5％程度以下になる。
以上のような現象は、半導体集積回路ダイがレ
ジンモールドで封入後受ける応力がレジンモール
ドの成形収縮によるものであり、この応力を前記
ダイの側面より受けることによるものである。な
お、以上のような現象は、半導体集積回路ダイを
搭載基板上に接合した時にこの搭載基板と固定接
合材と前記ダイとの熱膨張係数が異なる為、搭載
時の高温から搭載後の常温への温度落差で生じる
歪力にもあてはめることが出来る。
ジンモールドで封入後受ける応力がレジンモール
ドの成形収縮によるものであり、この応力を前記
ダイの側面より受けることによるものである。な
お、以上のような現象は、半導体集積回路ダイを
搭載基板上に接合した時にこの搭載基板と固定接
合材と前記ダイとの熱膨張係数が異なる為、搭載
時の高温から搭載後の常温への温度落差で生じる
歪力にもあてはめることが出来る。
第１図は従来の集積回路装置の抵抗体の配置
列、第２図乃至第４図は本発明の実施例の集積回
路の抵抗体配置例である。 なお図において、Ra乃至Rr……抵抗体、１乃
至４……半導体集積回路ダイ、である。
列、第２図乃至第４図は本発明の実施例の集積回
路の抵抗体配置例である。 なお図において、Ra乃至Rr……抵抗体、１乃
至４……半導体集積回路ダイ、である。
Claims (1)
- １ （111）面内に複数の抵抗体を含み、該複数
の抵抗体は２つの抵抗体を１組とした複数組から
構成され、かつ、それぞれの組における２つの抵
抗体の抵抗比を一定とした集積回路装置におい
て、それぞれの組において一方の抵抗体と残りの
他方の抵抗体とは該集積回路装置の略中心に対し
て略点対称となるように配置されていることを特
徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56025825A JPS57139955A (en) | 1981-02-24 | 1981-02-24 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56025825A JPS57139955A (en) | 1981-02-24 | 1981-02-24 | Integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57139955A JPS57139955A (en) | 1982-08-30 |
| JPH0131303B2 true JPH0131303B2 (ja) | 1989-06-26 |
Family
ID=12176628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56025825A Granted JPS57139955A (en) | 1981-02-24 | 1981-02-24 | Integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57139955A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101668623B1 (ko) * | 2010-11-29 | 2016-10-24 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434787A (en) * | 1977-08-24 | 1979-03-14 | Hitachi Ltd | Formation of resistance of semiconductor integrated circuit |
-
1981
- 1981-02-24 JP JP56025825A patent/JPS57139955A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57139955A (en) | 1982-08-30 |
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