JPH01314338A - バツフア装置、透過ラツチ回路、及び位相分割回路 - Google Patents
バツフア装置、透過ラツチ回路、及び位相分割回路Info
- Publication number
- JPH01314338A JPH01314338A JP1099040A JP9904089A JPH01314338A JP H01314338 A JPH01314338 A JP H01314338A JP 1099040 A JP1099040 A JP 1099040A JP 9904089 A JP9904089 A JP 9904089A JP H01314338 A JPH01314338 A JP H01314338A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- terminal
- data
- circuit
- parity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
- G06F13/4059—Coupling between buses using bus bridges where the bridge performs a synchronising function where the synchronisation uses buffers, e.g. for speed matching between buses
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Quality & Reliability (AREA)
- Logic Circuits (AREA)
- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Information Transfer Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、ディジタル信号の処理回路、より具体的に言
えば、ラッチに保持されたデータの関数としてのパリテ
ィを発生し、そして、パリティをチエツクするために、
ラッチ及び他の回路素子を組み込んだレシーバ／ドライ
バの双方向性バッファ装置に関する。
えば、ラッチに保持されたデータの関数としてのパリテ
ィを発生し、そして、パリティをチエツクするために、
ラッチ及び他の回路素子を組み込んだレシーバ／ドライ
バの双方向性バッファ装置に関する。
Ｂ、従来の技術
第５図には、例えば、ディジタル信号用の第１のパス１
２及び第２のパス１４の間で、ディジタル信号を双方向
にバッファするための従来の回路１０が示されている。
２及び第２のパス１４の間で、ディジタル信号を双方向
にバッファするための従来の回路１０が示されている。
説明の便宜上、パス１１．１４は８ビツトのデータ・バ
スとして説明する。
スとして説明する。
回路１０は、ＢＯ（ビット０）乃至Ｂ７（ビット７）で
示されているように、並列に接続された８個の双方向性
のビット・バッファ回路を含んでいる。ビット・バッフ
ァ回路ＢＯ乃至Ｂ７は、同じ構成であり、ＢＯに関する
構成だけを示して説明を行う。
示されているように、並列に接続された８個の双方向性
のビット・バッファ回路を含んでいる。ビット・バッフ
ァ回路ＢＯ乃至Ｂ７は、同じ構成であり、ＢＯに関する
構成だけを示して説明を行う。
ビット・バッファ回路ＢＯは、並置された２つのビット
・バッファ経路を含んでおり、第１の経路は、直列に接
続されたレシーバ（信号受信回路）１６と、ラッチ（ラ
ッチ回路）１８と、ドライバ（駆動回ｗり２０とを持っ
ている。第２のビット・バッファ経路内では、レシーバ
２２、ラッチ２４及びドライバ２６は、第１の経路にお
いて対応する素子の順序とは逆向きに直列接続されてい
る。
・バッファ経路を含んでおり、第１の経路は、直列に接
続されたレシーバ（信号受信回路）１６と、ラッチ（ラ
ッチ回路）１８と、ドライバ（駆動回ｗり２０とを持っ
ている。第２のビット・バッファ経路内では、レシーバ
２２、ラッチ２４及びドライバ２６は、第１の経路にお
いて対応する素子の順序とは逆向きに直列接続されてい
る。
レシーバ１６．２２は通常の論理ビット・レシーバを含
んでいる。ドライバ２０．２６は通常の論理ビット・ド
ライバを含んでおり、各ドライバは、出力を、選択的に
、付勢状態か、または高インピーダンス状態にするため
の制御端子２８．３０を夫々含んでいる。ラッチ１８．
２４は、通常の透過ラッチを含んでおり、夫々のラッチ
は、選択的に、ラッチ状態か、または通過状態（即ち透
過状態）にするための端子３２．３４を夫々含んでいる
。
んでいる。ドライバ２０．２６は通常の論理ビット・ド
ライバを含んでおり、各ドライバは、出力を、選択的に
、付勢状態か、または高インピーダンス状態にするため
の制御端子２８．３０を夫々含んでいる。ラッチ１８．
２４は、通常の透過ラッチを含んでおり、夫々のラッチ
は、選択的に、ラッチ状態か、または通過状態（即ち透
過状態）にするための端子３２．３４を夫々含んでいる
。
この回路に、パリティ発生器８６が設けられており、パ
リティ発生器３６の入力は、ビット・バッファ回路ＢＯ
乃至Ｂ７の夫々の回路中のレシーバ１６の入力端子に接
続されている。パリティ発生器３６は、排他的ＯＲゲー
トの通常のパリティ「ツリー（木）」を含んでいる。説
明の便宜上、例えばダイナミック・ランダム・アクセス
・メモリ（ＲＡＭ’）のようなメモリ装置３８が、デー
タ・バスに接続されているものとする。
リティ発生器３６の入力は、ビット・バッファ回路ＢＯ
乃至Ｂ７の夫々の回路中のレシーバ１６の入力端子に接
続されている。パリティ発生器３６は、排他的ＯＲゲー
トの通常のパリティ「ツリー（木）」を含んでいる。説
明の便宜上、例えばダイナミック・ランダム・アクセス
・メモリ（ＲＡＭ’）のようなメモリ装置３８が、デー
タ・バスに接続されているものとする。
第５図の回路の動作を説明すると、バッファ装置１０は
、パス１２及び１４の間でデータを双方向にバッファ（
！Ｊ！衝）するために機能する。この装置の動作の１例
を挙げると、パス１２をマイクロプロセッサ（図示せず
）とインターフェースすることにより、そして、パス１
４をメモリ３８とインターフェースすることによって、
パス１２．１４は、コンピュータ・システム中の局部的
なデータ・バスとして機能させる例がある。この例示の
場合、装置１０のバッファ機能に従って、データが、パ
ス１２からパス１４に転送される時に、ドライバ２６を
高インピーダンス状態にするような信号が、ドライバ２
６の制御端子３０に印加される。高位の論理ビット１か
、または低位の論理ビット０の形式のデータが、レシー
バ１６によって感知され、そして他の論理レベル（即ち
ビットＯまたはビット１）に変換される。従って、レシ
ーバ１６は、広いレベル範囲の入力信号を狭いレベル範
囲の出力信号に変換するような標準的な態様で動作する
。データ・ビットによりラッチ１８をラッチさせるか、
またはラッチ１８に対してデータ・ビット０を通過させ
るかを制御する信号が、ラッチ１８の制御端子３２に印
加される。次に、ラッチ１８の出力端子のデータが、ド
ライバ２０によって感知され、ドライバ２０は、パス１
４ｅドライブ、即ち駆動するための動作モードにするた
めに、制御端子２８によって制御される。同様に、デー
タは、レシーバ２２、ラッチ２４及びドライバ２６を含
む経路を介して、上述の態様と実質的に同じ態様でパス
１４からパス１２へ転送される。
、パス１２及び１４の間でデータを双方向にバッファ（
！Ｊ！衝）するために機能する。この装置の動作の１例
を挙げると、パス１２をマイクロプロセッサ（図示せず
）とインターフェースすることにより、そして、パス１
４をメモリ３８とインターフェースすることによって、
パス１２．１４は、コンピュータ・システム中の局部的
なデータ・バスとして機能させる例がある。この例示の
場合、装置１０のバッファ機能に従って、データが、パ
ス１２からパス１４に転送される時に、ドライバ２６を
高インピーダンス状態にするような信号が、ドライバ２
６の制御端子３０に印加される。高位の論理ビット１か
、または低位の論理ビット０の形式のデータが、レシー
バ１６によって感知され、そして他の論理レベル（即ち
ビットＯまたはビット１）に変換される。従って、レシ
ーバ１６は、広いレベル範囲の入力信号を狭いレベル範
囲の出力信号に変換するような標準的な態様で動作する
。データ・ビットによりラッチ１８をラッチさせるか、
またはラッチ１８に対してデータ・ビット０を通過させ
るかを制御する信号が、ラッチ１８の制御端子３２に印
加される。次に、ラッチ１８の出力端子のデータが、ド
ライバ２０によって感知され、ドライバ２０は、パス１
４ｅドライブ、即ち駆動するための動作モードにするた
めに、制御端子２８によって制御される。同様に、デー
タは、レシーバ２２、ラッチ２４及びドライバ２６を含
む経路を介して、上述の態様と実質的に同じ態様でパス
１４からパス１２へ転送される。
パリティ発生器３６は、パス１２上のデータに応答して
パリティ・ビットを発生する。パリティ・ビットの発生
を必要とする時、パリティ発生器３６がデータに対して
動作を行い、パリティ・ビットを発生するのに充分な時
間の間、パス１２上のデータは、不作動に凍結される。
パリティ・ビットを発生する。パリティ・ビットの発生
を必要とする時、パリティ発生器３６がデータに対して
動作を行い、パリティ・ビットを発生するのに充分な時
間の間、パス１２上のデータは、不作動に凍結される。
更に、パリティ発生器３６は、データがラッチ２４をラ
ッチしたか、またはラッチ２４を通過したかに従って、
パス２４のデータに応答してパリティ・ビットを発生す
る。
ッチしたか、またはラッチ２４を通過したかに従って、
パス２４のデータに応答してパリティ・ビットを発生す
る。
この装置１０を上述したタイプのコンピュータ環境に適
用した時、この装置１０でパリティ・ビットを発生する
必要がある場合には、この装置１０は、パス１２上のデ
ータ転送を必らず中断させるという欠点を持っている。
用した時、この装置１０でパリティ・ビットを発生する
必要がある場合には、この装置１０は、パス１２上のデ
ータ転送を必らず中断させるという欠点を持っている。
これを、より具体的に言えば、パリティがパス１２上の
データに応答して発生される時、パリティ発生器３６を
動作させるのに充分な時間の闇、パス１２の動作を不作
動にしなければならないということである。同様に、装
置１０がパス１４上のデータに応答してパリティ・ビッ
トを発生することを要求された時、データは、パス１４
で凍結されるか、またはラッチ２４でラッチされなけれ
ばならない、上述の何れの状態においても、データがド
ライバ２６の出力に与えられ、従って、パス１２上のデ
ータ転送を中断する必要がある。
データに応答して発生される時、パリティ発生器３６を
動作させるのに充分な時間の闇、パス１２の動作を不作
動にしなければならないということである。同様に、装
置１０がパス１４上のデータに応答してパリティ・ビッ
トを発生することを要求された時、データは、パス１４
で凍結されるか、またはラッチ２４でラッチされなけれ
ばならない、上述の何れの状態においても、データがド
ライバ２６の出力に与えられ、従って、パス１２上のデ
ータ転送を中断する必要がある。
Ｃ１発明が解決しようとする問題点
本発明の主目的は、２つのデータ・バスの間で転送され
るディジタル・データをバッファし、且つパリテイ・チ
ェックを行う装置において、何れのパスの動作をも妨害
することなく、データに応答してパリティ・ビットを発
生させる装置を提供することにある。
るディジタル・データをバッファし、且つパリテイ・チ
ェックを行う装置において、何れのパスの動作をも妨害
することなく、データに応答してパリティ・ビットを発
生させる装置を提供することにある。
本発明の他の目的は、動作速度が従来よりも高速の新規
なラッチ及びドライバ回路を提供することにある。
なラッチ及びドライバ回路を提供することにある。
本発明の他の目的は、入力装置及び出力装置の間で著し
い遅延を与えることなくラッチ動作を与える真に透明な
ラッチ回路を提供することにある。
い遅延を与えることなくラッチ動作を与える真に透明な
ラッチ回路を提供することにある。
本発明の他の目的は、高速度であり、しかも電力消費を
著しく増加することのないドライバを与える位相分割回
路を含むドライバ（駆動回路）を提供することにある。
著しく増加することのないドライバを与える位相分割回
路を含むドライバ（駆動回路）を提供することにある。
Ｄ０問題点を解決するための手段
本発明に従って、第１のデータ・バスと第２のデータ・
バスとの間で転送されるディジタル・データに対するバ
ッファ作用と、パリテイ・チェックとを行う装置が与え
られる０本発明の装置は、複数個の双方向性のビット・
バッファ回路を含んでおり、各ビット・バッファ回路は
、 第１のデータ・バスに接続された入力を有するレシーバ
と、上記レシーバの出力に接続された入力を有するデー
タ・ラッチと、上記データ・ラッチの出力に接続された
入力及び第２のデータ・バスに接続された出力を有する
ドライバとを含む第１のデータ経路と、 第２のデータ・バスに接続された入力を有するレシーバ
と、上記レシーバの出力に接続された入力を有するデｉ
り・ラッチと、上記データ・ラッチの出力に接続された
入力及び第１のデータ・バスに接続された出力を有する
ドライバとを含む第２のデータ経路と、 ドライバの出力ｌｌ：選択的に、付勢状態、または、高
インピーダンス状態にするために、ドライバを制御する
手段と、 データを選択的に、ラッチし、または通過させるために
、データ・ラッチを制御する手段とを含んでいる。更に
、本発明の回路は、上記第１のデータ経路のデータ・ラ
ッチの出力のデータに応答して、パリティ信号を発生す
るために、双方向性のビット・バッファ回路の夫々の第
１のデータ経路中のデータ・ラッチの出力に接続された
パリティ発生手段が与えられる。
バスとの間で転送されるディジタル・データに対するバ
ッファ作用と、パリテイ・チェックとを行う装置が与え
られる０本発明の装置は、複数個の双方向性のビット・
バッファ回路を含んでおり、各ビット・バッファ回路は
、 第１のデータ・バスに接続された入力を有するレシーバ
と、上記レシーバの出力に接続された入力を有するデー
タ・ラッチと、上記データ・ラッチの出力に接続された
入力及び第２のデータ・バスに接続された出力を有する
ドライバとを含む第１のデータ経路と、 第２のデータ・バスに接続された入力を有するレシーバ
と、上記レシーバの出力に接続された入力を有するデｉ
り・ラッチと、上記データ・ラッチの出力に接続された
入力及び第１のデータ・バスに接続された出力を有する
ドライバとを含む第２のデータ経路と、 ドライバの出力ｌｌ：選択的に、付勢状態、または、高
インピーダンス状態にするために、ドライバを制御する
手段と、 データを選択的に、ラッチし、または通過させるために
、データ・ラッチを制御する手段とを含んでいる。更に
、本発明の回路は、上記第１のデータ経路のデータ・ラ
ッチの出力のデータに応答して、パリティ信号を発生す
るために、双方向性のビット・バッファ回路の夫々の第
１のデータ経路中のデータ・ラッチの出力に接続された
パリティ発生手段が与えられる。
本発明の一実施例において、上述の回路は新規なラッチ
回路及びドライブ回路で実行することが出来る。
回路及びドライブ回路で実行することが出来る。
この実施例において、回路ノードにおいてデータ信号を
保持するために、論理的制御信号に応答する透過ラッチ
回路が設けられる。この透過ラッチ回路は、 回路ノードにデータ信号を印加するために、回路ノード
に接続された手段と、 回路ノードに接続された、データ信号を感知するための
手段と、 データ信号印加手段及び検知手段に丁字形に接続された
、データ信号を選択的に保持するためのラッチ手段と、 ラッチ手段に接続されており、且つデータ信号が印加さ
れる手段の状態とは無関係に、回路ノード上のデータ信
号を通過するか、または保持するために、ラッチ手段を
付勢する付勢手段とを含んでいる。
保持するために、論理的制御信号に応答する透過ラッチ
回路が設けられる。この透過ラッチ回路は、 回路ノードにデータ信号を印加するために、回路ノード
に接続された手段と、 回路ノードに接続された、データ信号を感知するための
手段と、 データ信号印加手段及び検知手段に丁字形に接続された
、データ信号を選択的に保持するためのラッチ手段と、 ラッチ手段に接続されており、且つデータ信号が印加さ
れる手段の状態とは無関係に、回路ノード上のデータ信
号を通過するか、または保持するために、ラッチ手段を
付勢する付勢手段とを含んでいる。
第１のドライブ手段または第２のドライブ手段を付勢す
るために、入力端子に印加された論理的入力信号に応答
するタイプのドライブ回路が与えられ、第１のドライブ
回路手段は、出力端子に論理的高レベルの信号を与える
ために付勢され、第２のドライブ手段は、出力端子に論
理的低レベルの信号を与えるために付勢される。このド
ライブ回路手段は、位相分割回路を含み、この位相分割
回路は、 入力端子に接続された制御端子と、基準電位に接続され
た第２の端子とを持っている第１のトランジスタであっ
て、その制御端子に印加される信号に従って、第１の端
子から第２の端子へ電流を与える第１のトランジスタと
、 第１のトランジスタの第１の端子に供給電圧を印加する
ための手段と、 第１のドライブ手段に接続された第１のトランジスタの
第１の端子と、 入力端子に接続された第２の端子を有する第２のトラン
ジスタと、 第２のトランジスタの制御端子に上記供給電圧を供給す
るための手段と、 第２のトランジスタは、第２のドライブ手段に接続され
ていることを含んでいる。
るために、入力端子に印加された論理的入力信号に応答
するタイプのドライブ回路が与えられ、第１のドライブ
回路手段は、出力端子に論理的高レベルの信号を与える
ために付勢され、第２のドライブ手段は、出力端子に論
理的低レベルの信号を与えるために付勢される。このド
ライブ回路手段は、位相分割回路を含み、この位相分割
回路は、 入力端子に接続された制御端子と、基準電位に接続され
た第２の端子とを持っている第１のトランジスタであっ
て、その制御端子に印加される信号に従って、第１の端
子から第２の端子へ電流を与える第１のトランジスタと
、 第１のトランジスタの第１の端子に供給電圧を印加する
ための手段と、 第１のドライブ手段に接続された第１のトランジスタの
第１の端子と、 入力端子に接続された第２の端子を有する第２のトラン
ジスタと、 第２のトランジスタの制御端子に上記供給電圧を供給す
るための手段と、 第２のトランジスタは、第２のドライブ手段に接続され
ていることを含んでいる。
Ｅ、実施例
第１図を参照すると、本発明に従って構成された双方向
性バッファ装置５０は、一対のデータ・バス５２．５４
の間に接続されている８個の双方向性ビット・バッファ
回路Ｇｏ乃至Ｃ７と、パリティ発生及びチエツク回路５
６とを含んでいることが分る。説明の便宜上、回路ＣＯ
乃至Ｃ７は、同じ構造を持ち、そして、各回路は、デー
タ・バス５２．５４の間で、単一のビット・ライン（図
示せず）の双方向性のバッファ動作を行うものとする０
図面の単純化を計るため、回路Ｃｏの細部だけが示され
ている。
性バッファ装置５０は、一対のデータ・バス５２．５４
の間に接続されている８個の双方向性ビット・バッファ
回路Ｇｏ乃至Ｃ７と、パリティ発生及びチエツク回路５
６とを含んでいることが分る。説明の便宜上、回路ＣＯ
乃至Ｃ７は、同じ構造を持ち、そして、各回路は、デー
タ・バス５２．５４の間で、単一のビット・ライン（図
示せず）の双方向性のバッファ動作を行うものとする０
図面の単純化を計るため、回路Ｃｏの細部だけが示され
ている。
回路ＣＯは、並列に接続された２つのデータ経路を含ん
でおり、第１のデータ経路は、パス５２．５４の間で、
直列に接続されたレシーバ５７と、ラッチ５８と、ドラ
イバ６０とを含んでいる０回路ＣＯ中の第２のデータ経
路は、パス５４．５２の間で直列に接続されたレシーバ
６２と、ラッチ６４と、ドライバ６６とを含んでいる。
でおり、第１のデータ経路は、パス５２．５４の間で、
直列に接続されたレシーバ５７と、ラッチ５８と、ドラ
イバ６０とを含んでいる０回路ＣＯ中の第２のデータ経
路は、パス５４．５２の間で直列に接続されたレシーバ
６２と、ラッチ６４と、ドライバ６６とを含んでいる。
ドライバ６０．６６は、付勢された駆動状態か、または
減勢された高インピーダンス状態の何れかに、ドライバ
の出力端子を、選択的に置くための制御端子６１．６７
を持っている。ラッチ５８及び６４の各々は、それらの
ラッチの入力に印加されるデータをラッチするか、また
は通過させるかを選択的に行うための制御端子５９．６
３を含んでいる。
減勢された高インピーダンス状態の何れかに、ドライバ
の出力端子を、選択的に置くための制御端子６１．６７
を持っている。ラッチ５８及び６４の各々は、それらの
ラッチの入力に印加されるデータをラッチするか、また
は通過させるかを選択的に行うための制御端子５９．６
３を含んでいる。
これらの素子の実施例の説明は後述する。
第１図を参照すると、パリティ発生回路６８は、回１１
ｃＯのラッチ５８の出力と、回路Ｃ１乃至Ｃ７の対応す
るラッチの出力に接続されている。従って、パリティ発
生回路６８は、ラッチの出力において、データに応答し
てパリティ・ビットを発生するために設けられているこ
とが分る。パリティ発生口１１６８は、１８Ｍテクニカ
ル・ディスクロージャ・ブレティン第１６巻第１０号の
３２４９頁に記載されているタイプの排他的ＮＯＲツリ
ーを含むのであってもよい。
ｃＯのラッチ５８の出力と、回路Ｃ１乃至Ｃ７の対応す
るラッチの出力に接続されている。従って、パリティ発
生回路６８は、ラッチの出力において、データに応答し
てパリティ・ビットを発生するために設けられているこ
とが分る。パリティ発生口１１６８は、１８Ｍテクニカ
ル・ディスクロージャ・ブレティン第１６巻第１０号の
３２４９頁に記載されているタイプの排他的ＮＯＲツリ
ーを含むのであってもよい。
パリティ発生回路６８の出力端子は、パリテイ・ドライ
バ回路７０の入力端子と、排他的ＮＯＲゲート７２の入
力端子に接続されている。パリティ駆動回路（パリテイ
・ドライバ）７０は、付勢された動作状態か、または減
勢された高インピーダンス状態を選択するための制御端
子７３を含んでおり、この制御端子は、パリティ発生／
チエツク・レシーバ７４（即ちパリティの発生、または
パリティのチエツクに関する回路）の出力端子と、排他
的ＮＯＲゲート７２の付勢端子７６に接続されている。
バ回路７０の入力端子と、排他的ＮＯＲゲート７２の入
力端子に接続されている。パリティ駆動回路（パリテイ
・ドライバ）７０は、付勢された動作状態か、または減
勢された高インピーダンス状態を選択するための制御端
子７３を含んでおり、この制御端子は、パリティ発生／
チエツク・レシーバ７４（即ちパリティの発生、または
パリティのチエツクに関する回路）の出力端子と、排他
的ＮＯＲゲート７２の付勢端子７６に接続されている。
パリテイ・レシーバ７８は、パリテイ・ドライバ７０の
出力に共通に接続された入力端子７９と、排他的ＮＯＲ
ゲート７２の第２入力端子に接続された出力端子とを持
っている。エラー・ドライバ８０の入力は、排他的ノア
・ゲート７２の出力に接続されている。説明の便宜上、
メモリ装置８４は、ＲＡＭメモリとして示され、パス５
４に接続されている。ゲート７２、レシーバ７４．７８
及びドライバ７０．８０は通常の回路で構成されている
。
出力に共通に接続された入力端子７９と、排他的ＮＯＲ
ゲート７２の第２入力端子に接続された出力端子とを持
っている。エラー・ドライバ８０の入力は、排他的ノア
・ゲート７２の出力に接続されている。説明の便宜上、
メモリ装置８４は、ＲＡＭメモリとして示され、パス５
４に接続されている。ゲート７２、レシーバ７４．７８
及びドライバ７０．８０は通常の回路で構成されている
。
第１図の回路動作を説明すると、ラッチ制御端子５９．
６３と、ドライバの制御端子６１．６７．７３と、レシ
ーバ７４．７８の入力端子とに適当な信号を印加するこ
とによって、装置５０は、パスの動作を中断することな
く、パス５２か、パス５４の何れかのパス上のデータの
パリティを発生するために動作することが出来る。更に
、装置５０は、記憶されたパリティ・ビットに対して、
何れかのパス上のデータのパリティをチエツクするよう
動作することが出来る。以下に説明されるように、装置
５０の動作を吟味すると、多くの有用なバッファ動作及
びパリティの関連動作を、より明らかに理解することが
出来る。
６３と、ドライバの制御端子６１．６７．７３と、レシ
ーバ７４．７８の入力端子とに適当な信号を印加するこ
とによって、装置５０は、パスの動作を中断することな
く、パス５２か、パス５４の何れかのパス上のデータの
パリティを発生するために動作することが出来る。更に
、装置５０は、記憶されたパリティ・ビットに対して、
何れかのパス上のデータのパリティをチエツクするよう
動作することが出来る。以下に説明されるように、装置
５０の動作を吟味すると、多くの有用なバッファ動作及
びパリティの関連動作を、より明らかに理解することが
出来る。
ここで、本発明を説明する便宜上、先ず、本発明の装置
５０の動作を第１図のブロック図に関連させて説明する
。パス５２上のデータに応答してパリティ・ビットを発
生し、そして、そのパリティをパス５４上の関連データ
にドライブするのに必要な装置５０の動作を先ず説明す
る。この機能を遂行するために、制御端子５９は、パス
５２上のデータをラッチ５２中に保持するよう付勢され
、次に、パス５２は次のデータ転送のために解放される
。パス５４をそのまま活動状態に保持しておきたい時、
ドライバ６０を高インピーダンス状態に置き、そして、
パス５４ヘラツチされたデータ出力をドライブしたい時
、ドライバ６０を付勢された動作状態に置くために、ド
ライバ６０を端子６１によって制御する。パリティ発生
／チエツク・レシーバ７４を制御して、ゲート７２を減
勢する。
５０の動作を第１図のブロック図に関連させて説明する
。パス５２上のデータに応答してパリティ・ビットを発
生し、そして、そのパリティをパス５４上の関連データ
にドライブするのに必要な装置５０の動作を先ず説明す
る。この機能を遂行するために、制御端子５９は、パス
５２上のデータをラッチ５２中に保持するよう付勢され
、次に、パス５２は次のデータ転送のために解放される
。パス５４をそのまま活動状態に保持しておきたい時、
ドライバ６０を高インピーダンス状態に置き、そして、
パス５４ヘラツチされたデータ出力をドライブしたい時
、ドライバ６０を付勢された動作状態に置くために、ド
ライバ６０を端子６１によって制御する。パリティ発生
／チエツク・レシーバ７４を制御して、ゲート７２を減
勢する。
パリティ発生器６８は、回路ＣＯ乃至Ｃ７中のドライバ
６０の入力端子で得られるビットに応答してパリティ・
ビットを、出力端子に発生するよう動作する。このパリ
ティ・ビットはパリテイ・ドライバ７８の出力端子７９
で与えられる０本発明の主たる特徴によって、パス５２
上のデータのパリティは、パス５２、またはパス５４の
動作を中断することなく発生され、そしてそのデータと
共に利用可能にされる。
６０の入力端子で得られるビットに応答してパリティ・
ビットを、出力端子に発生するよう動作する。このパリ
ティ・ビットはパリテイ・ドライバ７８の出力端子７９
で与えられる０本発明の主たる特徴によって、パス５２
上のデータのパリティは、パス５２、またはパス５４の
動作を中断することなく発生され、そしてそのデータと
共に利用可能にされる。
既に発生され、記憶されたパリティ・ビット（例えばメ
モリ８４に記憶されたパリティ・ビット）に対して、パ
ス５２上のデータのパリティをチエツクすることが必要
ならば、パリティ発生／チエツク・レシーバ７４が、ゲ
ート７２を付勢し、パリテイ・ドライバ７０が減勢され
ることを除いて、回路５０は、上述したと同様に動作さ
れる。
モリ８４に記憶されたパリティ・ビット）に対して、パ
ス５２上のデータのパリティをチエツクすることが必要
ならば、パリティ発生／チエツク・レシーバ７４が、ゲ
ート７２を付勢し、パリテイ・ドライバ７０が減勢され
ることを除いて、回路５０は、上述したと同様に動作さ
れる。
記憶されたパリティ・ビットはパリテイ・レシーバ７８
の入力端子７９に印加され、次に、ゲート７２において
、パリティ発生器６８の出力と比較される。若し、記憶
されたパリティ・ビットが新しく発生されたパリティ・
ビットと同じでなければ、エラー信号、即ちゼロがエラ
ー・ドライバ８０の出力に発生される。
の入力端子７９に印加され、次に、ゲート７２において
、パリティ発生器６８の出力と比較される。若し、記憶
されたパリティ・ビットが新しく発生されたパリティ・
ビットと同じでなければ、エラー信号、即ちゼロがエラ
ー・ドライバ８０の出力に発生される。
次に、パス５４の上のデータに応答してパリティを発生
し、ドライブするために、装置５ｏの動作について説明
する。この動作を行うための制御端子６３がラッチ６４
を透過モードに置くために付勢される。ドライバ６６が
動作状態に置かれ、そして、制御端子５９が、パス５４
からのデータをラッチ５８中に保持するよう付勢される
。パス５４からのデータがラッチ５８に保持されると、
ドライバ６０．６６の制御端子６１．６７は、次のデー
タ転送のために、パス５２．５４を解放するよう動作す
る。パリティ発生／チエツク・レシーバ７４は、上述し
たように、回路５６を、パリティ発生モードに置くよう
動作される。このような動作によって、パス５４上のデ
ータに応答するパリティ・ビットは、パリティ発生器６
８によって発生され、端子７９で利用可能にされる。対
応するデータは、ラッチ５８の出力端子で利用可能であ
り、そして、ドライバ６０を介してパス５４上で読み取
ることが出来るか、あるいは、ドライバ６０、レシーバ
６２、ラッチ６４及びドライバ６６を通してパス５２上
で読み取ることが出来る。
し、ドライブするために、装置５ｏの動作について説明
する。この動作を行うための制御端子６３がラッチ６４
を透過モードに置くために付勢される。ドライバ６６が
動作状態に置かれ、そして、制御端子５９が、パス５４
からのデータをラッチ５８中に保持するよう付勢される
。パス５４からのデータがラッチ５８に保持されると、
ドライバ６０．６６の制御端子６１．６７は、次のデー
タ転送のために、パス５２．５４を解放するよう動作す
る。パリティ発生／チエツク・レシーバ７４は、上述し
たように、回路５６を、パリティ発生モードに置くよう
動作される。このような動作によって、パス５４上のデ
ータに応答するパリティ・ビットは、パリティ発生器６
８によって発生され、端子７９で利用可能にされる。対
応するデータは、ラッチ５８の出力端子で利用可能であ
り、そして、ドライバ６０を介してパス５４上で読み取
ることが出来るか、あるいは、ドライバ６０、レシーバ
６２、ラッチ６４及びドライバ６６を通してパス５２上
で読み取ることが出来る。
従って、パス５４上のデータのパリティは、パス５２、
または５４上の何れのデータの転送をも中断することな
く、パス５４上のデータのパリティ・ビットを発生する
ことが出来る。
または５４上の何れのデータの転送をも中断することな
く、パス５４上のデータのパリティ・ビットを発生する
ことが出来る。
パス５４上のデータのパリティは、発生／チエツク・レ
シーバ７４がパリテイ・ドライバ７０を減勢しく即ちパ
リテイ・ドライバ７ｏを高インピーダンス状態に置くこ
と）、そして排他的ＮＯＲゲート７２を付勢モードに置
くことによって、データをチエツクすることを除けば、
上述したのと同様な態様で、記憶されたパリティ・ビッ
トに対してチエツクすることが出来る。
シーバ７４がパリテイ・ドライバ７０を減勢しく即ちパ
リテイ・ドライバ７ｏを高インピーダンス状態に置くこ
と）、そして排他的ＮＯＲゲート７２を付勢モードに置
くことによって、データをチエツクすることを除けば、
上述したのと同様な態様で、記憶されたパリティ・ビッ
トに対してチエツクすることが出来る。
従って、装置５０中のラッチ及びドライバを適当に制御
することによって、パス上のデータ転送を中止すること
なく、パス上のデータのためのパリティを発生し、そし
ゼチェツクすることが出来ることが明らかになった。多
くのデータ転送において、パリティの発生動作、または
パリティのチエツク動作の闇で、データ・バス５２及び
５４の両方を解放させることは、必要でないことは理解
されるであろう。例えば、パス５２がパス５４からのデ
ータを待っている時、パス５２を妨害しないようにする
ことは必要ない場合がある。そのような場合、ラッチ５
８．６４にデータをラッチすることなく、パリティをチ
エツクすることが出来る。パス５４からパス５２へのそ
のようなデータ転送に対して、ラッチ５８，６４を透過
モードにセットし、ドライバ６６を活動状態に置くこと
が出来る０次に、データは、パリティ発生器６８を動作
させるのに充分な時間の闇、パス５４上に保持される０
次に、パリティ発生６８はパス５４上のデータに応答し
てパリティ・ビットを発生し、そして、ドライバ６６に
あるデータと共に、そのパリティ・ビットを出力端子７
９に与える。
することによって、パス上のデータ転送を中止すること
なく、パス上のデータのためのパリティを発生し、そし
ゼチェツクすることが出来ることが明らかになった。多
くのデータ転送において、パリティの発生動作、または
パリティのチエツク動作の闇で、データ・バス５２及び
５４の両方を解放させることは、必要でないことは理解
されるであろう。例えば、パス５２がパス５４からのデ
ータを待っている時、パス５２を妨害しないようにする
ことは必要ない場合がある。そのような場合、ラッチ５
８．６４にデータをラッチすることなく、パリティをチ
エツクすることが出来る。パス５４からパス５２へのそ
のようなデータ転送に対して、ラッチ５８，６４を透過
モードにセットし、ドライバ６６を活動状態に置くこと
が出来る０次に、データは、パリティ発生器６８を動作
させるのに充分な時間の闇、パス５４上に保持される０
次に、パリティ発生６８はパス５４上のデータに応答し
てパリティ・ビットを発生し、そして、ドライバ６６に
あるデータと共に、そのパリティ・ビットを出力端子７
９に与える。
データ転送及びパリティ発生／チエツク回路７４の動作
要求に応じて、装置５０は、種々の動作を行うことが理
解された。上述の説明に含まれていない動作は、第１表
に説明されている。第１表において、Ｘは、当該素子の
制御状態は、関係がないことを示し、Ｈｌ−Ｚはドライ
バが高インピーダンス状態であることを示している。
要求に応じて、装置５０は、種々の動作を行うことが理
解された。上述の説明に含まれていない動作は、第１表
に説明されている。第１表において、Ｘは、当該素子の
制御状態は、関係がないことを示し、Ｈｌ−Ｚはドライ
バが高インピーダンス状態であることを示している。
第２Ａ図及び第２Ｂ図を参照すると、レシーバ５７．６
２、ラッチ５８．６４及びドライバ６０．６６の実施例
が示されている。説明の冗長を避けるため、第１図の回
路に対応する回路は、同じ参照数字を用いる。以下に説
明するラッチ５８、ドライバ６０それ自身が、発明を構
成するものである。
２、ラッチ５８．６４及びドライバ６０．６６の実施例
が示されている。説明の冗長を避けるため、第１図の回
路に対応する回路は、同じ参照数字を用いる。以下に説
明するラッチ５８、ドライバ６０それ自身が、発明を構
成するものである。
（以下余白）
レシーバ
先ず、レシーバ５７から説明すると、トランジスタＴ２
のコレクタは、入力端子９０に接続され、そしてそのベ
ース及びエミッタは短絡されて、トランジスタＴ４のベ
ースに接続されている０回路全体を通じてＶ で示され
ている供給電圧が、抵Ｃ 抗Ｒ２を通ってトランジスタＴ４のベースと、抵抗Ｒ４
を通ってトランジスタＴ４のベースに供給されている。
のコレクタは、入力端子９０に接続され、そしてそのベ
ース及びエミッタは短絡されて、トランジスタＴ４のベ
ースに接続されている０回路全体を通じてＶ で示され
ている供給電圧が、抵Ｃ 抗Ｒ２を通ってトランジスタＴ４のベースと、抵抗Ｒ４
を通ってトランジスタＴ４のベースに供給されている。
トランジスタＴ４のベースはコンデンサＣ２を介して接
地されている。
地されている。
レシーバ５７の説明を続けると、トランジスタＴ４のエ
ミッタはトランジスタＴ６のベースに接続されており、
トランジスタＴ６のエミッタは、トランジスタＴ８のコ
レクタに接続されている。
ミッタはトランジスタＴ６のベースに接続されており、
トランジスタＴ６のエミッタは、トランジスタＴ８のコ
レクタに接続されている。
トランジスタＴ８は、ベース及びコレクタが短絡されて
おり、そして、トランジスタＴ６及びＴ８は、夫々のベ
ース・コレクタ接合間に跨がって接続されたショットキ
・ダイオードＤ２、Ｄ４を持っている。抵抗Ｒ６は、ト
ランジスタＴ６のベースとトランジスタＴ８のコレクタ
との間に接続されており、抵抗Ｒ８は、トランジスタＴ
８のコレクタとグランドの間に接続されている。供給電
圧Ｖ が、抵抗ＲＩＯｔ−介してトランジスタＴ６のＣ コレクタに接続されている。
おり、そして、トランジスタＴ６及びＴ８は、夫々のベ
ース・コレクタ接合間に跨がって接続されたショットキ
・ダイオードＤ２、Ｄ４を持っている。抵抗Ｒ６は、ト
ランジスタＴ６のベースとトランジスタＴ８のコレクタ
との間に接続されており、抵抗Ｒ８は、トランジスタＴ
８のコレクタとグランドの間に接続されている。供給電
圧Ｖ が、抵抗ＲＩＯｔ−介してトランジスタＴ６のＣ コレクタに接続されている。
この回路の動作について説明すると、論理０がトランジ
スタＴ２のコレクタ端子９０に印加されると、トランジ
スタＴ２は、ダイオード・ドロップ動作、即ちダイオー
ド電圧降下動作として働く。
スタＴ２のコレクタ端子９０に印加されると、トランジ
スタＴ２は、ダイオード・ドロップ動作、即ちダイオー
ド電圧降下動作として働く。
標準的なＴＴＬ論理レベル（即ち、論理的低レベル／論
理０＝０．６ボルト、論理的高レベル／論理１＝２．４
ボルト、Ｖ ＝５ボルト）によって、Ｃ トランジスタＴ２のエミッタは、コレクタ電圧よりも１
つのダイオード電圧降下だけ高い電圧、即ち約１．４ボ
ルトに止まる。トランジスタＴ４のエミッタは、接地電
位よりも２つのダイオード電圧降下だけ高い電圧に止ま
り、従って、このトランジスタは、オフ状態に止まる。
理０＝０．６ボルト、論理的高レベル／論理１＝２．４
ボルト、Ｖ ＝５ボルト）によって、Ｃ トランジスタＴ２のエミッタは、コレクタ電圧よりも１
つのダイオード電圧降下だけ高い電圧、即ち約１．４ボ
ルトに止まる。トランジスタＴ４のエミッタは、接地電
位よりも２つのダイオード電圧降下だけ高い電圧に止ま
り、従って、このトランジスタは、オフ状態に止まる。
第２Ａ図において回路のノードＡとして示されているト
ランジスタＴ６のコレクタは、論理１にある。論理１が
レシーバの端子９０に印加されると、トランジスタＴ２
のエミッタは、トランジスタＴ４、Ｔ６及びＴ８をオン
に転じるに充分な電圧になり、これにより、ノードＡを
論理Ｏに駆動する。レシーバ５７の「出力」、即ちノー
ドＡの論理レベルは、端子９０の入力の電圧レベルと反
対のレベルである。
ランジスタＴ６のコレクタは、論理１にある。論理１が
レシーバの端子９０に印加されると、トランジスタＴ２
のエミッタは、トランジスタＴ４、Ｔ６及びＴ８をオン
に転じるに充分な電圧になり、これにより、ノードＡを
論理Ｏに駆動する。レシーバ５７の「出力」、即ちノー
ドＡの論理レベルは、端子９０の入力の電圧レベルと反
対のレベルである。
ラッチ
第２Ａ図及び第２Ｂ図、第３図及び第４図を参照して以
下にラッチを説明する。第３図は、例えばレシーバ９２
及びドライバ９６の中間に接続された従来の「透過」ラ
ッチ９４の単純化したブロック図である。データを保持
することなく（それ故「透過」と称される）、ラッチが
データを通過するよう、たとえ動作可能であるとしても
、ラッチは、入力装置（レシーバ９２）と出力装置（ド
ライバ９６）との間で直列に接続されたトランジスタ（
図示せず）を含んでいる。ラッチ９４が通過モードで動
作されたとしても、これらのトランジスタは、データの
転送に対して望ましくない遅延を与える。
下にラッチを説明する。第３図は、例えばレシーバ９２
及びドライバ９６の中間に接続された従来の「透過」ラ
ッチ９４の単純化したブロック図である。データを保持
することなく（それ故「透過」と称される）、ラッチが
データを通過するよう、たとえ動作可能であるとしても
、ラッチは、入力装置（レシーバ９２）と出力装置（ド
ライバ９６）との間で直列に接続されたトランジスタ（
図示せず）を含んでいる。ラッチ９４が通過モードで動
作されたとしても、これらのトランジスタは、データの
転送に対して望ましくない遅延を与える。
レシーバ５７、ラッチ５８及びドライバ６０の単純化さ
れたブロック図が示されている第４図を参照すると、本
発明のラッチを設けることによって、ラッチの入力（レ
シーバ５７）とラッチの出力（ドライバ６０）との中間
には、トランジスタは、存在しないことが示されている
。レシーバ５７、ラッチ５８及びドライバ６０は、ノー
ドＡに対して丁字形で接続されている。従って、ラッチ
５８は、レシーバ５７及びドライバ６０の間の信号路に
大きな遅延を与えない。
れたブロック図が示されている第４図を参照すると、本
発明のラッチを設けることによって、ラッチの入力（レ
シーバ５７）とラッチの出力（ドライバ６０）との中間
には、トランジスタは、存在しないことが示されている
。レシーバ５７、ラッチ５８及びドライバ６０は、ノー
ドＡに対して丁字形で接続されている。従って、ラッチ
５８は、レシーバ５７及びドライバ６０の間の信号路に
大きな遅延を与えない。
第２Ａ図を参照すると、ラッチ５８は、トランジスタＴ
１０を含み、そのコレクタはトランジスタＴ６のベース
に接続されていることが分る。ショットキ・ダイオード
Ｄ６は、トランジスタＴ１０のベース・コレクタ接合に
跨がって接続されている。トランジスタＴ１０のエミッ
タは、トランジスタＴ８のコレクタに並列に、コンデン
サＣ４を介して接地されている。トランジスタＴＩＯの
ベースは、直列に接続された一対の抵抗Ｒ１２、Ｒ１４
を介してトランジスタＴ１２のベースに接続され、そし
て抵抗ＦＬ１２とＲ１４の結合点は、参照数字９８で示
した制御端子に接続されている。
１０を含み、そのコレクタはトランジスタＴ６のベース
に接続されていることが分る。ショットキ・ダイオード
Ｄ６は、トランジスタＴ１０のベース・コレクタ接合に
跨がって接続されている。トランジスタＴ１０のエミッ
タは、トランジスタＴ８のコレクタに並列に、コンデン
サＣ４を介して接地されている。トランジスタＴＩＯの
ベースは、直列に接続された一対の抵抗Ｒ１２、Ｒ１４
を介してトランジスタＴ１２のベースに接続され、そし
て抵抗ＦＬ１２とＲ１４の結合点は、参照数字９８で示
した制御端子に接続されている。
トランジスタＴ１２のベースは、トランジスタＴ１４の
コレクタに接続され、そして、トランジスタＴ１２のエ
ミッタは、トランジスタＴ１４のエミッタに接続され、
且つトランジスタＴ１６のベース及びエミッタを短絡し
た短絡点との共通ノードにも接続されている。ショット
キ・ダイオードＤ８、ＤＩＯ及びＤ１２は、トランジス
タＴ１２、Ｔ１６及びＴ１４の夫々のベース・コレクタ
接合に跨がって接続されている。トランジスタＴ１６と
ダイオード０１０とのコレクタ／カソード接続点は接地
されており、トランジスタＴ１４のベースは抵抗Ｒ１６
を介して回路のノードＡに接続されている。
コレクタに接続され、そして、トランジスタＴ１２のエ
ミッタは、トランジスタＴ１４のエミッタに接続され、
且つトランジスタＴ１６のベース及びエミッタを短絡し
た短絡点との共通ノードにも接続されている。ショット
キ・ダイオードＤ８、ＤＩＯ及びＤ１２は、トランジス
タＴ１２、Ｔ１６及びＴ１４の夫々のベース・コレクタ
接合に跨がって接続されている。トランジスタＴ１６と
ダイオード０１０とのコレクタ／カソード接続点は接地
されており、トランジスタＴ１４のベースは抵抗Ｒ１６
を介して回路のノードＡに接続されている。
動作について説明すると、論理的高レベルの信号がラッ
チ回路５８を能動化するための端子９８に印加され、こ
れにより、ノードＡに与えられる論理信号を保持する。
チ回路５８を能動化するための端子９８に印加され、こ
れにより、ノードＡに与えられる論理信号を保持する。
先ず、制御端子９８が低レベルにあり、トランジスタＴ
４及びＴ６がオンであり、ノードＡが論理０にラッチし
、従って、ノードＡが論理的低レベルに引き込まれて、
トランジスタＴ１４がオフにあるとする。論理的高レベ
ルの信号が端子９８に与えられると、トランジスタＴ１
０及びＴ１２はオンに転じ、トランジスタＴ１０のコレ
クタは論理的低レベル状態に引き込まれ、そしてトラン
ジスタＴ６はオフに転じる。従って、ノードＡはレシー
バ５７の入力端子９０の変化の如何を問わず、論理的低
位（即ち０）状態にラッチされる。
４及びＴ６がオンであり、ノードＡが論理０にラッチし
、従って、ノードＡが論理的低レベルに引き込まれて、
トランジスタＴ１４がオフにあるとする。論理的高レベ
ルの信号が端子９８に与えられると、トランジスタＴ１
０及びＴ１２はオンに転じ、トランジスタＴ１０のコレ
クタは論理的低レベル状態に引き込まれ、そしてトラン
ジスタＴ６はオフに転じる。従って、ノードＡはレシー
バ５７の入力端子９０の変化の如何を問わず、論理的低
位（即ち０）状態にラッチされる。
次に、制御端子９８が論理的低レベルにあり、トランジ
スタＴ６がオフにあり、そしてトランジスタＴ１４がオ
ンにあることによって、ノードＡが論理１にラッチして
いるとする。トランジスタＴ１２及びＴＩＯはオフであ
る。従って、ノードＡの電圧は、論理的高レベルを示す
、論理的高位信号が端子９８に印加され、ラッチが付勢
されると、トランジスタＴ１４はトランジスタＴ１２を
オフ状態に保つ、然しながら、トランジスタＴ１０は、
オンに転じ、そしてトランジスタＴ６ｔ′オフに保つ。
スタＴ６がオフにあり、そしてトランジスタＴ１４がオ
ンにあることによって、ノードＡが論理１にラッチして
いるとする。トランジスタＴ１２及びＴＩＯはオフであ
る。従って、ノードＡの電圧は、論理的高レベルを示す
、論理的高位信号が端子９８に印加され、ラッチが付勢
されると、トランジスタＴ１４はトランジスタＴ１２を
オフ状態に保つ、然しながら、トランジスタＴ１０は、
オンに転じ、そしてトランジスタＴ６ｔ′オフに保つ。
トランジスタＴ１２及びトランジスタＴ６がオフなので
、ノードＡは、レシーバの端子９０の入力信号の如何に
拘らず、論理的高レベルに保たれる。
、ノードＡは、レシーバの端子９０の入力信号の如何に
拘らず、論理的高レベルに保たれる。
従って、ラッチ回路５８の基本的な保持動作は、ノード
Ａにおいて論理信号を保持するために、端子９８に印加
された信号によって制御されたとき、トランジスタＴ１
２、Ｔ１４の上述の接続によって影響されることが理解
出来る。トランジスタＴ１６は、トランジスタＴ１２、
Ｔ１４のエミッタの電圧を１つのショットキ・ダイオー
ドの電圧降下だけ接地電位以上の電圧に上げるように、
単にダイオードＤ１０として動作する。トランジスタＴ
１０は、レシーバ５７の入力端子９０に生じる変化がノ
ードＡに生じるのを阻止するために、レシーバ５７に対
して制御信号をフィードバックし、レシーバ５７を減勢
する。
Ａにおいて論理信号を保持するために、端子９８に印加
された信号によって制御されたとき、トランジスタＴ１
２、Ｔ１４の上述の接続によって影響されることが理解
出来る。トランジスタＴ１６は、トランジスタＴ１２、
Ｔ１４のエミッタの電圧を１つのショットキ・ダイオー
ドの電圧降下だけ接地電位以上の電圧に上げるように、
単にダイオードＤ１０として動作する。トランジスタＴ
１０は、レシーバ５７の入力端子９０に生じる変化がノ
ードＡに生じるのを阻止するために、レシーバ５７に対
して制御信号をフィードバックし、レシーバ５７を減勢
する。
ドライバ
本発明のドライバ６０が示されている第２Ｂ図を参照す
ると、７個の機能的素子、即ち位相分割回路１００、イ
ンピーダンス制御回路１０２（２つの分離したブロック
で示されている）、高レベル・ドライブ回路１０４、低
レベル・ドライブ回路１０６、高レベルＤＣクランプ回
路１０８、ベータ劣化クランプ回路１１０及びオーバー
・シュート・クランプ回￥＃１１２を含む回路が示され
ている。説明を簡明にする目的で、ドライバ６０の機能
的素子を以下のように分節して説明する。
ると、７個の機能的素子、即ち位相分割回路１００、イ
ンピーダンス制御回路１０２（２つの分離したブロック
で示されている）、高レベル・ドライブ回路１０４、低
レベル・ドライブ回路１０６、高レベルＤＣクランプ回
路１０８、ベータ劣化クランプ回路１１０及びオーバー
・シュート・クランプ回￥＃１１２を含む回路が示され
ている。説明を簡明にする目的で、ドライバ６０の機能
的素子を以下のように分節して説明する。
位相分割回路
位相分割回路１００を参照すると、トランジスタＴ２０
のベースは、トランジスタＴ２２のエミッタに接続され
ており、その結合点は回路のノードＡ（第２Ａ図）に接
続されている。一対のショットキ・ダイオードＤ２０、
Ｄ２２は、夫々、トランジスタＴ２０、Ｔ２２のベース
・コレクタ接合に跨がって接続されている。より詳細は
後述されるが、従来の装置に比較して、電力消費は従来
と殆ど同じで、非常に高速で動作するドライバ６０を与
えるので、この位相分割回路１００の新規な配列は発明
を構成する。
のベースは、トランジスタＴ２２のエミッタに接続され
ており、その結合点は回路のノードＡ（第２Ａ図）に接
続されている。一対のショットキ・ダイオードＤ２０、
Ｄ２２は、夫々、トランジスタＴ２０、Ｔ２２のベース
・コレクタ接合に跨がって接続されている。より詳細は
後述されるが、従来の装置に比較して、電力消費は従来
と殆ど同じで、非常に高速で動作するドライバ６０を与
えるので、この位相分割回路１００の新規な配列は発明
を構成する。
レベル・ドラ プロ
トランジスタＴ２０のコレクタは、高レベル・ドライブ
回路１０４中のトランジスタＴ２４のベースと、抵抗Ｆ
Ｌ２０を介して供給電圧■ とに接続Ｃ されている、トランジスタＴ２４のコレクタは、抵抗Ｒ
２２を介して供給電圧Ｖ と、トランジスＣ りＴ２６のコレクタとに接続されている。
回路１０４中のトランジスタＴ２４のベースと、抵抗Ｆ
Ｌ２０を介して供給電圧■ とに接続Ｃ されている、トランジスタＴ２４のコレクタは、抵抗Ｒ
２２を介して供給電圧Ｖ と、トランジスＣ りＴ２６のコレクタとに接続されている。
低レベル・ドライブ回路
位相分割回路１００中のトランジスタＴ２２のベースは
、直列に接続された一対の抵抗Ｒ２４、Ｒ２６を介して
低レベル・ドライブ回路１０６中のトランジスタ７２８
のコレクタに接続されており、一対の抵抗Ｒ２４、Ｒ２
６の結合点は供給電圧Ｖ に接続されている。トランジ
スタＴ２２のＣ コレクタは、トランジスタＴ２８のベースに接続され、
そして、トランジスタ７２８のエミッタは、抵抗２８を
介して接地されている。トランジスタ７２８のベースは
、コンデンサＣ２０を介してトランジスタＴ３０のコレ
クタに接続されている。
、直列に接続された一対の抵抗Ｒ２４、Ｒ２６を介して
低レベル・ドライブ回路１０６中のトランジスタ７２８
のコレクタに接続されており、一対の抵抗Ｒ２４、Ｒ２
６の結合点は供給電圧Ｖ に接続されている。トランジ
スタＴ２２のＣ コレクタは、トランジスタＴ２８のベースに接続され、
そして、トランジスタ７２８のエミッタは、抵抗２８を
介して接地されている。トランジスタ７２８のベースは
、コンデンサＣ２０を介してトランジスタＴ３０のコレ
クタに接続されている。
トランジスタＴ３０のベースは、トランジスタＴ４を介
してトランジスタＴ２３のエミッタとに接続されている
。トランジスタＴ３０のエミッタは、直接にグランドに
接続されている。
してトランジスタＴ２３のエミッタとに接続されている
。トランジスタＴ３０のエミッタは、直接にグランドに
接続されている。
ンビーダンスｍｌ′ ロ
インピーダンス制御回路１０２は、２つの回路部分を含
んでおり、第１の部分は、直列に接続された一対のトラ
ンジスタＴ３２、Ｔ３４を含んでおり、トランジスタＴ
３２のコレクタからトランジスタＴ３４のエミッタに至
る回路は、トランジスタＴ２２のコレクタとグランドと
の間を直列に接続する通路となる。ショットキ・ダイオ
ードＤ２８は、トランジスタＴ３２のベース・コレクタ
接合に跨がって接続され、そして制御端子１２０は、抵
抗Ｒ３０を介して、トランジスタＴ３２のベースに接続
されている。詳細は更に後述するが、この部分の回路は
、低レベル・ドライブ回路１０６と協働する。
んでおり、第１の部分は、直列に接続された一対のトラ
ンジスタＴ３２、Ｔ３４を含んでおり、トランジスタＴ
３２のコレクタからトランジスタＴ３４のエミッタに至
る回路は、トランジスタＴ２２のコレクタとグランドと
の間を直列に接続する通路となる。ショットキ・ダイオ
ードＤ２８は、トランジスタＴ３２のベース・コレクタ
接合に跨がって接続され、そして制御端子１２０は、抵
抗Ｒ３０を介して、トランジスタＴ３２のベースに接続
されている。詳細は更に後述するが、この部分の回路は
、低レベル・ドライブ回路１０６と協働する。
インピーダンス制御回路１０２の第２の部分は、一対の
トランジスタＴ３６．７３８と、一対のショットキ・ダ
イオードＤ３０、Ｄ３２とを含んでいる。これらの素子
が、高レベル・ドライブ回路１０４と協働するよう接続
されていることを除けば、これらの素子は、上述したよ
うに、トランジスタＴ３２、Ｔ３４及び、ショットキ・
ダイオードＤ３２、Ｄ３４の配列と全く同じに接続され
ている。従って、トランジスタＴ３６のコレクタは、ト
ランジスタＴ２４のベースと、トランジスタＴ２０のコ
レクタとに共通に接続される。トランジスタ７３８のベ
ースは、トランジスタＴ２０のエミッタに接続され、そ
してトランジスタ７３８のエミッタはグランドに接続さ
れる。
トランジスタＴ３６．７３８と、一対のショットキ・ダ
イオードＤ３０、Ｄ３２とを含んでいる。これらの素子
が、高レベル・ドライブ回路１０４と協働するよう接続
されていることを除けば、これらの素子は、上述したよ
うに、トランジスタＴ３２、Ｔ３４及び、ショットキ・
ダイオードＤ３２、Ｄ３４の配列と全く同じに接続され
ている。従って、トランジスタＴ３６のコレクタは、ト
ランジスタＴ２４のベースと、トランジスタＴ２０のコ
レクタとに共通に接続される。トランジスタ７３８のベ
ースは、トランジスタＴ２０のエミッタに接続され、そ
してトランジスタ７３８のエミッタはグランドに接続さ
れる。
ＤＣクランプ回路
ＤＣクランプ回路１０８は、ただ１つのトランジスタＴ
４０を含んでおり、そのコレクタは、抵抗Ｒ３２を介し
てトランジスタＴ２４のベースに接続されている。ショ
ットキ・ダイオードＤ３６は、トランジスタＴ４０のベ
ース・コレクタ接合に跨がって接続され、そのアノード
は、抵抗３４を介してグランドへ接続されている。トラ
ンジスタＴ４０のベースは、抵抗Ｒ３６を介してトラン
ジスタＴ２４のエミッタに接続されている。トランジス
タＴ４０のエミッタは接地されている。
４０を含んでおり、そのコレクタは、抵抗Ｒ３２を介し
てトランジスタＴ２４のベースに接続されている。ショ
ットキ・ダイオードＤ３６は、トランジスタＴ４０のベ
ース・コレクタ接合に跨がって接続され、そのアノード
は、抵抗３４を介してグランドへ接続されている。トラ
ンジスタＴ４０のベースは、抵抗Ｒ３６を介してトラン
ジスタＴ２４のエミッタに接続されている。トランジス
タＴ４０のエミッタは接地されている。
オーバーシュート・クランプ回路
オーバーシュート・クランプ回路１１２は、トランジス
タＴ４２を含み、そのコレクタ及びベースは、トランジ
スタＴ２４のコレクタ及びベースに夫々接続されている
。ショットキ・ダイオードＤ３８はトランジスタＴ４２
のコレクタ・ベース接合に跨がって接続され、そして、
トランジスタＴ４２のエミッタは、抵抗Ｒ４０を介して
トランジスタＴ４４のベースに接続されている。トラン
ジスタＴ４４のエミッタは、グランドへ接続され、そし
てトランジスタＴ４４のコレクタは、トランジスタＴ４
６のエミッタに接続されている。一対の抵抗Ｒ４２、Ｒ
４４は、トランジスタ７４６のエミッタ・コレクタ接合
に跨がって直列に接続されており、抵抗Ｒ４２、Ｒ４４
の結合点はトランジスタＴ４８のベースに接続されてい
る。トランジスタＴ４６のコレクタは、端子１２２に接
続され、この端子１２２はドライバ６ｏの出力端子であ
る。
タＴ４２を含み、そのコレクタ及びベースは、トランジ
スタＴ２４のコレクタ及びベースに夫々接続されている
。ショットキ・ダイオードＤ３８はトランジスタＴ４２
のコレクタ・ベース接合に跨がって接続され、そして、
トランジスタＴ４２のエミッタは、抵抗Ｒ４０を介して
トランジスタＴ４４のベースに接続されている。トラン
ジスタＴ４４のエミッタは、グランドへ接続され、そし
てトランジスタＴ４４のコレクタは、トランジスタＴ４
６のエミッタに接続されている。一対の抵抗Ｒ４２、Ｒ
４４は、トランジスタ７４６のエミッタ・コレクタ接合
に跨がって直列に接続されており、抵抗Ｒ４２、Ｒ４４
の結合点はトランジスタＴ４８のベースに接続されてい
る。トランジスタＴ４６のコレクタは、端子１２２に接
続され、この端子１２２はドライバ６ｏの出力端子であ
る。
ベータ低下クランプ回路
ベータ低下クラン１回１１１１０は、トランジスタ７４
８を含んでおり、そのエミッタはトランジスタＴ２４の
エミッタと、トランジスタＴ２６のベースとに接続され
ている。トランジスタ７４８のベース及びコレクタは短
絡されており、そしてトランジスタＴ５０のエミッタに
接続されている。
８を含んでおり、そのエミッタはトランジスタＴ２４の
エミッタと、トランジスタＴ２６のベースとに接続され
ている。トランジスタ７４８のベース及びコレクタは短
絡されており、そしてトランジスタＴ５０のエミッタに
接続されている。
ショットキ・ダイオード０４１は、トランジスタＴ５０
のベース・コレクタ接合に跨がって接続されており、ト
ランジスタＴ５０のベースは、更に、一対のトランジス
タＴ５２、Ｔ５４のエミッタに接続されている。トラン
ジスタＴ５２のベース及びコレクタは短絡されており、
トランジスタＴ２６のエミッタに接続されている。トラ
ンジスタＴ５４のベース及びエミッタは短絡されている
。ショットキ・ダイオードＤ４０はトランジスタＴ５４
のベース・コレクタ接合に跨がって接続され、トランジ
スタＴ５４のコレクタは、トランジスタＴ２Ｏのエミッ
タと、端子１２２とに接続される。
のベース・コレクタ接合に跨がって接続されており、ト
ランジスタＴ５０のベースは、更に、一対のトランジス
タＴ５２、Ｔ５４のエミッタに接続されている。トラン
ジスタＴ５２のベース及びコレクタは短絡されており、
トランジスタＴ２６のエミッタに接続されている。トラ
ンジスタＴ５４のベース及びエミッタは短絡されている
。ショットキ・ダイオードＤ４０はトランジスタＴ５４
のベース・コレクタ接合に跨がって接続され、トランジ
スタＴ５４のコレクタは、トランジスタＴ２Ｏのエミッ
タと、端子１２２とに接続される。
トランジスタＴ５５のエミッタは、トランジスタＴ５０
のコレクタに接続され、そして、トランジスタＴ５５の
ベース及びコレクタは、短絡されて、供給電圧■ に接
続されている。
のコレクタに接続され、そして、トランジスタＴ５５の
ベース及びコレクタは、短絡されて、供給電圧■ に接
続されている。
Ｃ
ドライバの動作
ドライバの動作を説明すると、端子１２２におけるドラ
イバ６０の出力は、ノードＡにおける論理入力の反転し
たレベルであり、これにより、上述したように、レシー
バ５７において行われた信号反転を補償する。
イバ６０の出力は、ノードＡにおける論理入力の反転し
たレベルであり、これにより、上述したように、レシー
バ５７において行われた信号反転を補償する。
先ず、ノードＡの論理入力が高レベルになり、端子１２
２の出力を論理的低レベルに駆動する場合を説明する。
２の出力を論理的低レベルに駆動する場合を説明する。
ノードＡの高レベルの入力は、トランジスタＴ２０及び
７３８をオンに転じる。高レベル・ドライブ回Ｍ１０４
中のトランジスタＴ２４及び７２６は、オフに転じる。
７３８をオンに転じる。高レベル・ドライブ回Ｍ１０４
中のトランジスタＴ２４及び７２６は、オフに転じる。
トランジスタＴ２２はオフに転じ、そしてダイオードＤ
２２は低レベル・ドライブ回路１０６中のトランジスタ
７２８、Ｔ２Ｏをオンに転じる。トランジスタＴ３０の
コレクタは、出力端子１２２の出力を論理低レベルに引
下げる。
２２は低レベル・ドライブ回路１０６中のトランジスタ
７２８、Ｔ２Ｏをオンに転じる。トランジスタＴ３０の
コレクタは、出力端子１２２の出力を論理低レベルに引
下げる。
次に、ノードＡの論理入力は低レベルになり、端子１２
２の出力を論理的高レベルに駆動する場合を説明する。
２の出力を論理的高レベルに駆動する場合を説明する。
トランジスタＴ２０及びＴａ２はオフになり、トランジ
スタＴ２２は、オンに転じて、低レベル・ドライブ回路
中のトランジスタＴ２８及びＴ２Ｏをオフに転じる。高
レベル・ドライブ回路１０４中のトランジスタＴ２４及
びＴ２Ｏは、オンに切換えられる。従って、トランジス
タＴ２６のエミッタは、端子１２２の出力を論理的高レ
ベルに引上げる。コンデンサＣ２０は、出力端子１２２
の論理的高レベルと論理的低レベルとの間の変化の速度
を制御する。
スタＴ２２は、オンに転じて、低レベル・ドライブ回路
中のトランジスタＴ２８及びＴ２Ｏをオフに転じる。高
レベル・ドライブ回路１０４中のトランジスタＴ２４及
びＴ２Ｏは、オンに切換えられる。従って、トランジス
タＴ２６のエミッタは、端子１２２の出力を論理的高レ
ベルに引上げる。コンデンサＣ２０は、出力端子１２２
の論理的高レベルと論理的低レベルとの間の変化の速度
を制御する。
ドライバの基本的な動作は、上述した通りであるが、他
のクランプ回路の動作と、制御回路の動作を以下に説明
する。
のクランプ回路の動作と、制御回路の動作を以下に説明
する。
ベータ低下クラン１回１１１１０は、トランジスタＴ１
２のベース・エミッタ接合に跨がって形成される過剰な
バイアス電圧を防止する作用を行ために、トランジスタ
のベータ値を劣化させる。動作について説明すると、ト
ランジスタＴ４８、Ｔ２Ｏ及びＴ５２はダイオード・ド
ロップとして機能し、他方、トランジスタＴ５０及びＴ
５５は、抵抗Ｒ３４、Ｒ３６を介して流れる電流を供給
する。従って、トランジスタＴ２８のベースの電位は、
反対バイアス電圧を制限するように上昇する。
２のベース・エミッタ接合に跨がって形成される過剰な
バイアス電圧を防止する作用を行ために、トランジスタ
のベータ値を劣化させる。動作について説明すると、ト
ランジスタＴ４８、Ｔ２Ｏ及びＴ５２はダイオード・ド
ロップとして機能し、他方、トランジスタＴ５０及びＴ
５５は、抵抗Ｒ３４、Ｒ３６を介して流れる電流を供給
する。従って、トランジスタＴ２８のベースの電位は、
反対バイアス電圧を制限するように上昇する。
高レベルＤＣクランプ回路１０８は、出力端子１２２に
おける論理的高レベルの信号の最大電圧を制限するため
に、通常のベーカー・クランプ回路として動作する。動
作について説明すると、トランジスタＴ２４がノードＡ
に論理的低レベルの信号が印加されることによって、オ
ンに転じられた時、抵抗Ｒ３６、Ｒ３４及びトランジス
タＴ４０はトランジスタＴ２４のベース電流を制限する
ように動作する。
おける論理的高レベルの信号の最大電圧を制限するため
に、通常のベーカー・クランプ回路として動作する。動
作について説明すると、トランジスタＴ２４がノードＡ
に論理的低レベルの信号が印加されることによって、オ
ンに転じられた時、抵抗Ｒ３６、Ｒ３４及びトランジス
タＴ４０はトランジスタＴ２４のベース電流を制限する
ように動作する。
オーバーシュート・クランプ回路１１２は、リンギング
を制限するように動作し、これにより、出力端子１２２
の論理的高位信号を平滑にする。
を制限するように動作し、これにより、出力端子１２２
の論理的高位信号を平滑にする。
動作について説明すると、ノードＡに論理的低レベル信
号が印加された時、トランジスタＴ４２、Ｔａ２は、オ
ンに転じる。若し、オーバーシュート、即ちリンギング
が発生すれば、トランジスタ７４６がオンになって、出
力端子１２２の電流を低下し、出力端子の信号を平滑に
する。
号が印加された時、トランジスタＴ４２、Ｔａ２は、オ
ンに転じる。若し、オーバーシュート、即ちリンギング
が発生すれば、トランジスタ７４６がオンになって、出
力端子１２２の電流を低下し、出力端子の信号を平滑に
する。
最後に、インピーダンス制御回路１０２を説明すると、
この回路１０２は、端子１２０に論理的高レベル信号が
印加さ゛れた時、ドライバ６０の出力端子１２２を高イ
ンピーダンス状態にする。動作について説明すると、論
理的高レベル信号が端子１２０に印加された時、トラン
ジスタＴ３６及び７３８はオンに転じ、そして、高レベ
ル・ドライブ回路１０４中のトランジスタＴ２６をオフ
に転じる。これと同時に、トランジスタＴ３２、Ｔ３４
はオンになり、低レベル・ドライブ回路１０６中のトラ
ンジスタＴ２８及びＴ２Ｏをオフに転じる。従って、出
力端子１２２は、あらゆる負荷（１示せず）に対して高
インピーダンスを呈する。
この回路１０２は、端子１２０に論理的高レベル信号が
印加さ゛れた時、ドライバ６０の出力端子１２２を高イ
ンピーダンス状態にする。動作について説明すると、論
理的高レベル信号が端子１２０に印加された時、トラン
ジスタＴ３６及び７３８はオンに転じ、そして、高レベ
ル・ドライブ回路１０４中のトランジスタＴ２６をオフ
に転じる。これと同時に、トランジスタＴ３２、Ｔ３４
はオンになり、低レベル・ドライブ回路１０６中のトラ
ンジスタＴ２８及びＴ２Ｏをオフに転じる。従って、出
力端子１２２は、あらゆる負荷（１示せず）に対して高
インピーダンスを呈する。
要約すると、新規な位相分割回路１００を有するドライ
バ回路６０の動作は、従来の装置に比べて、はぼ同等の
電力消費で、速度が大きく増加することが分った。。
バ回路６０の動作は、従来の装置に比べて、はぼ同等の
電力消費で、速度が大きく増加することが分った。。
Ｆ０発明の効果
上述のように、本発明は、データ・バスの間で転送され
るディジタル・データに対してバッファ動作を行い、且
つパリデイ・チエツクを行う新規な電子回路を与える０
本発明の装置は、何れかのパスにあるデータの転送に対
して実質的な中断を与えることなく、パリティの発生と
パリティのチエツクとを行う、また、本発明の装置は、
非常に柔軟な性質を持っているから、パリティの発生及
びパリティのチエツクを、適宜の制御によって、広い範
囲に適用することが出来る０本発明の装置は、コンピュ
ータ中のデータ・バスの間で転送されるデータに対して
バッファ動作と、パリティのチエツク動作とを行う特定
の適用例を持っている。
るディジタル・データに対してバッファ動作を行い、且
つパリデイ・チエツクを行う新規な電子回路を与える０
本発明の装置は、何れかのパスにあるデータの転送に対
して実質的な中断を与えることなく、パリティの発生と
パリティのチエツクとを行う、また、本発明の装置は、
非常に柔軟な性質を持っているから、パリティの発生及
びパリティのチエツクを、適宜の制御によって、広い範
囲に適用することが出来る０本発明の装置は、コンピュ
ータ中のデータ・バスの間で転送されるデータに対して
バッファ動作と、パリティのチエツク動作とを行う特定
の適用例を持っている。
この回路が上述のレシーバ素子、ラッチ素子及びドライ
バ素子の実施例を使用して実施した時、妥当な電力消費
の下で、非常に高速度の回路動作を行うという利益が得
られる。
バ素子の実施例を使用して実施した時、妥当な電力消費
の下で、非常に高速度の回路動作を行うという利益が得
られる。
以上、本発明の実施例について説明をしたが、本発明の
技術的範囲をこれらの実施例に限定して解釈すべきでは
ない０例えば、レシーバ素子、ラッチ素子及びドライバ
素子の実施例は、ＮＰＮバイポーラ・トランジスタのＴ
ＴＬロジックにより実行するよう説明したが、これらの
回路素子は、例えばＰＮＰバイポーラ・トランジスタや
、電界効果トランジスタ（ＦＥＴ）のような他のロジッ
ク・タイプで実施することが出来る。
技術的範囲をこれらの実施例に限定して解釈すべきでは
ない０例えば、レシーバ素子、ラッチ素子及びドライバ
素子の実施例は、ＮＰＮバイポーラ・トランジスタのＴ
ＴＬロジックにより実行するよう説明したが、これらの
回路素子は、例えばＰＮＰバイポーラ・トランジスタや
、電界効果トランジスタ（ＦＥＴ）のような他のロジッ
ク・タイプで実施することが出来る。
第１図は本発明のバッファ及びパリティ発生装置のブロ
ック図、第２Ａ図及び第２Ｂ図はバイポーラ・トランジ
スタ・ロジックで実施された第１図のレシーバ及びラッ
チ回路の模式図、第３図は従来の技術に従って構成され
た透過ラッチ回路のブロック図、第４図は本発明に従っ
て構成された透過ラッチの論理的接続を示すブロック図
、第５図は従来の技術によって構成されたバッファ及び
パリティ発生装置のブロック図である。 ５２．５４・・・・データ・バス、５６・・・・パリテ
イ・チェック回路、５７．６２．９２・・・・レシーバ
、５８．６４．９４・・・・ラッチ、６０．６６．９６
・・・・ドライバ、６１．６７・・・・ドライバの制御
端子、６８・・・・パリティ発生回路、７２・・・・排
他的ＮＯＲゲート、７４・・・・発生／チエツク・レシ
ーバ、３８．８４・・・・メモリ、１００・・・・位相
分割回路、１０２・・・・インピーダンス制御回路、１
０４・・・・高位レベル・ドライブ回路、１０６・・・
・低レベル・ドライブ回路、１０８・・・・ＤＣ上昇レ
ベル・クランプ回路、１１０ベ一タ低下クランプ回路、
１１２・・・・オーバ・シュート・クランプ回路。 出 願 人 インターナショナル・ビジネス・（外１
名）
ック図、第２Ａ図及び第２Ｂ図はバイポーラ・トランジ
スタ・ロジックで実施された第１図のレシーバ及びラッ
チ回路の模式図、第３図は従来の技術に従って構成され
た透過ラッチ回路のブロック図、第４図は本発明に従っ
て構成された透過ラッチの論理的接続を示すブロック図
、第５図は従来の技術によって構成されたバッファ及び
パリティ発生装置のブロック図である。 ５２．５４・・・・データ・バス、５６・・・・パリテ
イ・チェック回路、５７．６２．９２・・・・レシーバ
、５８．６４．９４・・・・ラッチ、６０．６６．９６
・・・・ドライバ、６１．６７・・・・ドライバの制御
端子、６８・・・・パリティ発生回路、７２・・・・排
他的ＮＯＲゲート、７４・・・・発生／チエツク・レシ
ーバ、３８．８４・・・・メモリ、１００・・・・位相
分割回路、１０２・・・・インピーダンス制御回路、１
０４・・・・高位レベル・ドライブ回路、１０６・・・
・低レベル・ドライブ回路、１０８・・・・ＤＣ上昇レ
ベル・クランプ回路、１１０ベ一タ低下クランプ回路、
１１２・・・・オーバ・シュート・クランプ回路。 出 願 人 インターナショナル・ビジネス・（外１
名）
Claims (16)
- （１）第１及び第２のデータ・バス間を転送されるディ
ジタル・データに対するバッファ作用とパリテイ・チェ
ックとを行うバッファ装置であつて、複数の双方向性ビ
ット・バッファ回路を有し、前記双方向性ビット・バッ
ファ回路の夫々は、 （ａ）前記第１のデータ・バスに接続された入力を有す
るレシーバ、前記レシーバの出力に接続された入力を有
するデータ・ラッチ、及び前記データ・ラッチの出力に
接続された入力及び前記第２のデータ・バスに接続され
た出力を有するドライバを備えた第１のデータ経路と、 （ｂ）前記第２のデータ・バスに接続された入力を有す
るレシーバ、前記レシーバの出力に接続された入力を有
するデータ・ラッチ、及び前記データ・ラッチの出力に
接続された入力前記第１のデータ・バスに接続された出
力を有するドライバを備えた第２のデータ経路と、 （ｃ）前記第１及び第２のデータ経路に備えられた前記
ドライバを制御して、これらのドライバを駆動状態ある
いは高インピーダンス状態にするドライバ制御手段と、 （ｄ）前記第１及び第２のデータ経路に備えられた前記
データ・ラッチを制御して、これらのデータ・ラッチに
データをラッチさせるかあるいはデータを通過させるデ
ータ・ラッチ制御手段と、 （ｅ）前記双方向性ビット・バッファ回路の各々の前記
第１のデータ経路のデータ・ラッチの出力に接続され且
つ前記データ・ラッチの出力のデータに対応してパリテ
イ信号を発生するパリテイ信号発生手段と、 を有する、バッファ装置。 - （２）前記パリテイ発生手段の出力に接続され、前記パ
リテイ信号を第２のパリテイ信号と比較し、これら２つ
のパリテイ信号が一致しない場合にエラー信号を発生す
るエラー検出手段を更に有する、請求項（１）に記載の
バッファ装置。 - （３）前記エラー検出手段は、 前記パリテイ信号発生手段の出力に接続された第１の入
力を有する排他的ＮＯＲゲートと、前記排他的ＮＯＲゲ
ートの第２の入力に前記第２のパリテイ信号を印加する
第２パリテイ信号印加手段と、 を有する、請求項（２）に記載のバッファ装置。 - （４）前記第２パリテイ信号印加手段は、 前記第２のパリテイ信号を受信するパリテイ端子と、 入力において前記パリテイ端子と接続され、出力におい
て前記排他的ＮＯＲゲートの前記第２の入力に接続され
たパリテイ・レシーバと、 前記パリテイ発生手段の出力に接続された入力と前記パ
リテイ端子に接続されたパリテイ・ドライバと、 を有する、請求項（３）に記載のバッファ装置。 - （５）前記第２パリテイ信号印加手段は、前記パリテイ
・ドライバの制御端子と前記排他的ＮＯＲゲートの活動
化端子との両方に接続された出力を有する制御レシーバ
を更に有する、請求項（４）に記載のバッファ装置。 - （６）前記双方向性ビット・バッファ回路の各々の内で
は、 前記データ・ラッチの夫々は、１つの回路ノードにおい
て対応するレシーバとドライバとにＴ型に接続され、 前記ドライバの各々は、前記回路ノードにおいて対応す
るレシーバとラッチとに接続された位相分割回路を含ん
でいる、 請求項（１）に記載のバッファ装置。 - （７）回路ノードに接続され前記回路ノードにデータ信
号を印加するためのデータ信号印加手段と、前記回路ノ
ードに接続され前記データ信号を感知するためのデータ
信号感知手段と、論理的制御信号に応答して前記回路ノ
ードに前記データ信号を保持するための透過ラッチ回路
と、を備えたバッファ装置であつて、 前記データ信号印加手段及び前記データ信号感知手段に
つながるＴ型接続により前記回路ノードに接続され、前
記回路ノードに前記データ信号を選択的に保持するため
のラッチ手段と、 前記ラッチ手段に接続され、前記データ信号印加手段の
状態にかかわりなく、前記ラッチ手段を活動化させて前
記データ信号を通過させるか或いは前記データ信号を前
記回路ノードに保持させるかするため活動化手段と、 を有するバッファ装置。 - （８）論理制御信号に応答して、入力回路により印加さ
れたデータ信号を回路ノードに保持するための透過ラッ
チ回路であつて、 制御端子に印加される制御信号に従つて、第１端子から
第２端子へと電流を供給するための第１トランジスタで
あつて、前記第１端子は前記回路ノードに接続され且つ
前記第２端子は参照電位に接続されている、第１トラン
ジスタと、 前記制御信号を前記第１トランジスタの前記制御端子に
印加するための手段と、 前記第１トランジスタの前記制御端子に接続された第１
端子、及び、前記参照電位に接続された第２端子を有す
る第２トランジスタと、 前記第２トランジスタの制御端子と前記回路ノードとの
間に接続された抵抗と、 前記論理制御信号に応答し、第２制御信号を発生して、
前記ラッチが活動化されているときに前記回路ノードを
前記入力回路から分離して前記回路ノードに前記データ
信号を保持させる第２制御信号発生手段と、 を有する透過ラッチ回路。 - （９）前記第２の制御信号手段は、 第３トランジスタと、 前記制御信号を前記第３トランジスタの制御端子に印加
するための手段と、 を有し、 前記第３トランジスタの第２端子は第２の参照電位に接
続され、 前記第２の制御信号は前記第３トランジスタの第１端子
において発生する、 請求項（８）に記載の透過ラッチ回路。 - （１０）前記入力回路はＮＰＮバイポーラ・トランジス
タにより構成され、プルアップ抵抗とともに前記回路ノ
ードに接続されたオープン・コレクタ装置を含み、前記
第２制御信号は前記オープン・コレクタ装置を制御する
働きをする、請求項（９）に記載の透過ラッチ回路。 - （１１）前記第１及び第２のトランジスタのエミッタに
接続されたアノード及び回路のグランドに接続されたカ
ソードを有するショットキ・ダイオードと、 前記第１トランジスタのベースに接続されたアノード及
び前記回路ノードに接続されたカソードを有するショッ
トキ・ダイオードと、 前記第２トランジスタのベースに接続されたアノード及
び前記第２トランジスタのコレクタに接続されたカソー
ドを有するショットキ・ダイオードと、 を更に有する請求項（１０）に記載の透過ラッチ回路。 - （１２）前記第３トランジスタのベースに接続されたア
ノードと前記第３トランジスタのコレクタに接続された
カソードを有するショットキ・ダイオードを更に有する
、請求項（１１）に記載の透過ラッチ回路。 - （１３）入力端子に印加される論理入力信号に応答し、
出力端子に高レベル論理信号を供給するよう動作し得る
第１ドライブ手段あるいは出力端子に低レベル論理信号
を供給するよう動作し得る第２ドライブ手段を活動化さ
せるためのドライブ回路内の位相分割回路であつて、 制御端子に印加される信号に従つて第１端子から第２端
子へと電流を供給する第１トランジスタであつて、前記
制御端子が前記入力端子に接続され、前記第２端子が参
照電位に接続されているような第１トランジスタと、 前記第１トランジスタの第１端子に供給電圧を印加する
手段と、 を有し、 前記第１トランジスタの第１端子は前記第１ドライバ手
段に接続され、 更に、前記入力端子に接続された第２端子を有する第２
トランジスタと、 前記第２トランジスタの制御端子に前記供給電圧を印加
するための手段と、 を有し、 前記第２トランジスタの第１端子は前記第２ドライバ手
段に接続されている、 位相分割回路。 - （１４）前記第１ドライブ回路は第３トランジスタを含
み、 前記第２ドライブ手段は第４トランジスタを含み、 前記第１トランジスタの第１端子は前記第３トランジス
タの制御端子に接続され、 前記第２トランジスタの第１端子は前記第４トランジス
タの制御端子に接続されている、請求項（１３）に記載
の位相分割回路。 - （１５）ＮＰＮバイポーラ・トランジスタで構成されて
いる、請求項（１３）に記載の位相分割回路。 - （１６）前記第１トランジスタのベース−コレクタ接合
に跨がつて接続された第１のショットキ・ダイオードと
、 前記第２トランジスタのベース−コレクタ接合に跨がつ
て接続された第２のショットキ・ダイオードと、 を更に有する請求項（１５）に記載の位相分割回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/198,961 US5107507A (en) | 1988-05-26 | 1988-05-26 | Bidirectional buffer with latch and parity capability |
| US198961 | 1988-05-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01314338A true JPH01314338A (ja) | 1989-12-19 |
Family
ID=22735618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1099040A Pending JPH01314338A (ja) | 1988-05-26 | 1989-04-20 | バツフア装置、透過ラツチ回路、及び位相分割回路 |
Country Status (12)
| Country | Link |
|---|---|
| US (1) | US5107507A (ja) |
| EP (2) | EP0630112A3 (ja) |
| JP (1) | JPH01314338A (ja) |
| KR (1) | KR920010553B1 (ja) |
| CN (1) | CN1011556B (ja) |
| AR (1) | AR246645A1 (ja) |
| BR (1) | BR8902376A (ja) |
| CA (1) | CA1338155C (ja) |
| DE (1) | DE68923818T2 (ja) |
| ES (1) | ES2075856T3 (ja) |
| MY (2) | MY112563A (ja) |
| SG (1) | SG44402A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7132247B1 (en) * | 1998-09-17 | 2006-11-07 | Regents Of The University Of Minnesota | Composite devices incorporating biological material and methods |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173619A (en) * | 1988-05-26 | 1992-12-22 | International Business Machines Corporation | Bidirectional buffer with latch and parity capability |
| JP3118266B2 (ja) * | 1990-03-06 | 2000-12-18 | ゼロックス コーポレイション | 同期セグメントバスとバス通信方法 |
| US5498976A (en) * | 1990-10-26 | 1996-03-12 | Acer Incorporated | Parallel buffer/driver configuration between data sending terminal and data receiving terminal |
| US5355377A (en) * | 1993-11-23 | 1994-10-11 | Tetra Assoc. Inc. | Auto-selectable self-parity generator |
| JP3101552B2 (ja) * | 1994-11-14 | 2000-10-23 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | 周辺バス利用の通信システム及び方法 |
| IT1277386B1 (it) * | 1995-07-28 | 1997-11-10 | Alcatel Italia | Apparato per lo scambio di informazioni tra carte di identificazione a circuiti integrati e un dispositivo terminale |
| US5761465A (en) * | 1996-03-29 | 1998-06-02 | Cirrus Logic, Inc. | System for coupling asynchronous data path to field check circuit of synchronous data path when the asynchronous data path communicating data in synchronous format |
| CN100538618C (zh) * | 2006-07-18 | 2009-09-09 | 威盛电子股份有限公司 | 高存取效率的接口电路及方法 |
| US7692450B2 (en) * | 2007-12-17 | 2010-04-06 | Intersil Americas Inc. | Bi-directional buffer with level shifting |
| US7737727B2 (en) * | 2007-12-17 | 2010-06-15 | Intersil Americas Inc. | Bi-directional buffer for open-drain or open-collector bus |
| US7639045B2 (en) * | 2008-05-23 | 2009-12-29 | Intersil Americas Inc. | Bi-directional buffer and method for bi-directional buffering that reduce glitches due to feedback |
| US9183713B2 (en) | 2011-02-22 | 2015-11-10 | Kelly Research Corp. | Perimeter security system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54159143A (en) * | 1978-06-06 | 1979-12-15 | Nippon Telegr & Teleph Corp <Ntt> | Combined circuit with parity check and parity generation |
| JPS60251442A (ja) * | 1984-05-29 | 1985-12-12 | Fujitsu Ltd | 双方向バス用パリテイ回路 |
Family Cites Families (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2873363A (en) * | 1954-01-18 | 1959-02-10 | North American Aviation Inc | Logical gating system for digital computers |
| US2951951A (en) * | 1955-10-31 | 1960-09-06 | Philips Corp | Electric gating and the like |
| US3215852A (en) * | 1960-06-29 | 1965-11-02 | Ibm | Monostable transistor trigger having both transistors normally biased in the non-conducting state |
| US3112413A (en) * | 1960-08-12 | 1963-11-26 | Honeywell Regulator Co | Synchronous logic circuit |
| NL282320A (ja) * | 1961-08-22 | |||
| US3170075A (en) * | 1962-07-24 | 1965-02-16 | Bunker Ramo | Delay flip-flop circuit |
| US3231763A (en) * | 1963-10-07 | 1966-01-25 | Bunker Ramo | Bistable memory element |
| US3283175A (en) * | 1964-01-08 | 1966-11-01 | James E Webb | A.c. logic flip-flop circuits |
| US3421026A (en) * | 1964-06-29 | 1969-01-07 | Gen Electric | Memory flip-flop |
| US3324307A (en) * | 1964-09-10 | 1967-06-06 | Bunker Ramo | Flip-flop circuit |
| US3424923A (en) * | 1965-06-29 | 1969-01-28 | Logicon Inc | Binary circuit |
| US3602733A (en) * | 1969-04-16 | 1971-08-31 | Signetics Corp | Three output level logic circuit |
| US3805233A (en) * | 1972-06-28 | 1974-04-16 | Tymshare Inc | Error checking method and apparatus for group of control logic units |
| US3914628A (en) * | 1972-10-27 | 1975-10-21 | Raytheon Co | T-T-L driver circuitry |
| US3824408A (en) * | 1973-07-20 | 1974-07-16 | Microsystems Int Ltd | Driver circuit |
| US4044271A (en) * | 1974-09-09 | 1977-08-23 | The United States Of America As Represented By The Secretary Of The Navy | Monolithic NTDS driver and receiver |
| JPS5710511B2 (ja) * | 1974-12-27 | 1982-02-26 | ||
| JPS53116121A (en) * | 1977-03-18 | 1978-10-11 | Beltek Corp | Device for attaching*detaching cassette |
| US4153883A (en) * | 1977-12-16 | 1979-05-08 | Harris Corporation | Electrically alterable amplifier configurations |
| US4287433A (en) * | 1979-01-24 | 1981-09-01 | Fairchild Camera & Instrument Corp. | Transistor logic tristate output with reduced power dissipation |
| US4251884A (en) * | 1979-02-09 | 1981-02-17 | Bell Telephone Laboratories, Incorporated | Parity circuits |
| US4311927A (en) * | 1979-07-18 | 1982-01-19 | Fairchild Camera & Instrument Corp. | Transistor logic tristate device with reduced output capacitance |
| US4357547A (en) * | 1981-02-23 | 1982-11-02 | Motorola, Inc. | EFL Toggle flip-flop |
| US4429391A (en) * | 1981-05-04 | 1984-01-31 | Bell Telephone Laboratories, Incorporated | Fault and error detection arrangement |
| US4462102A (en) * | 1981-11-13 | 1984-07-24 | International Business Machines Corporation | Method and apparatus for checking the parity of disassociated bit groups |
| JPS58147807A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | 誤り訂正回路 |
| US4477904A (en) * | 1982-03-08 | 1984-10-16 | Sperry Corporation | Parity generation/detection logic circuit from transfer gates |
| JPS58182922A (ja) * | 1982-04-21 | 1983-10-26 | Toshiba Corp | 入力インタ−フエイス回路 |
| JPS58219852A (ja) * | 1982-06-15 | 1983-12-21 | Toshiba Corp | エラ−訂正回路 |
| US4485470A (en) * | 1982-06-16 | 1984-11-27 | Rolm Corporation | Data line interface for a time-division multiplexing (TDM) bus |
| US4409189A (en) * | 1982-07-13 | 1983-10-11 | The United States Of America As Represented By The Secretary Of The Interior | Recovery of tungsten from brines |
| US4528465A (en) * | 1982-11-15 | 1985-07-09 | Advanced Micro Devices, Inc. | Semiconductor circuit alternately operative as a data latch and a logic gate |
| JPS59148199A (ja) * | 1983-02-15 | 1984-08-24 | Nec Corp | メモリパリテイ回路 |
| JPS607549A (ja) * | 1983-06-24 | 1985-01-16 | Mitsubishi Electric Corp | 故障診断装置 |
| DE3377090D1 (ja) * | 1983-10-28 | 1988-07-21 | International Business Machines Corporation | |
| JPS60153223A (ja) * | 1984-01-20 | 1985-08-12 | Ricoh Co Ltd | 入力バツフア回路 |
| US4622475A (en) * | 1984-03-05 | 1986-11-11 | Tektronix, Inc. | Data storage element having input and output ports isolated from regenerative circuit |
| US4608693A (en) * | 1984-05-07 | 1986-08-26 | At&T Bell Laboratories | Fault detection arrangement for a digital conferencing system |
| US4661727A (en) * | 1984-07-19 | 1987-04-28 | Fairchild Semiconductor Corporation | Multiple phase-splitter TTL output circuit with improved drive characteristics |
| US4646312A (en) * | 1984-12-13 | 1987-02-24 | Ncr Corporation | Error detection and correction system |
| US4746818A (en) * | 1985-03-12 | 1988-05-24 | Pitney Bowes Inc. | Circuit for maintaining the state of an output despite changes in the state of input |
| US4685088A (en) * | 1985-04-15 | 1987-08-04 | International Business Machines Corporation | High performance memory system utilizing pipelining techniques |
| US4670876A (en) * | 1985-05-15 | 1987-06-02 | Honeywell Inc. | Parity integrity check logic |
| EP0209805B1 (en) * | 1985-07-22 | 1993-04-07 | Hitachi, Ltd. | Semiconductor device having bipolar transistor and insulated gate field effect transistor |
| US4710934A (en) * | 1985-11-08 | 1987-12-01 | Texas Instruments Incorporated | Random access memory with error correction capability |
| US4682050A (en) * | 1986-01-08 | 1987-07-21 | International Business Machines Corporation | Small signal swing driver circuit |
| US4763303A (en) * | 1986-02-24 | 1988-08-09 | Motorola, Inc. | Write-drive data controller |
| US4672242A (en) * | 1986-03-06 | 1987-06-09 | Advanced Micro Devices, Inc. | Reduced power/temperature controlled TTL tri-state buffer utilizing three phase splitter transistors |
| US4697103A (en) * | 1986-03-10 | 1987-09-29 | Quadic Systems, Inc. | Low power high current sinking TTL circuit |
| US4710935A (en) * | 1986-04-04 | 1987-12-01 | Unisys Corporation | Parity detection system for wide bus circuitry |
| US4707623A (en) * | 1986-07-29 | 1987-11-17 | Rca Corporation | CMOS input level shifting buffer circuit |
| US4872172A (en) * | 1987-11-30 | 1989-10-03 | Tandem Computers Incorporated | Parity regeneration self-checking |
-
1988
- 1988-05-26 US US07/198,961 patent/US5107507A/en not_active Expired - Fee Related
-
1989
- 1989-04-11 EP EP94113671A patent/EP0630112A3/en not_active Withdrawn
- 1989-04-11 SG SG1996000189A patent/SG44402A1/en unknown
- 1989-04-11 ES ES89480053T patent/ES2075856T3/es not_active Expired - Lifetime
- 1989-04-11 DE DE68923818T patent/DE68923818T2/de not_active Expired - Fee Related
- 1989-04-11 EP EP89480053A patent/EP0344081B1/en not_active Expired - Lifetime
- 1989-04-14 CA CA000596778A patent/CA1338155C/en not_active Expired - Fee Related
- 1989-04-20 JP JP1099040A patent/JPH01314338A/ja active Pending
- 1989-04-26 MY MYPI93001905A patent/MY112563A/en unknown
- 1989-04-26 MY MYPI89000551A patent/MY104736A/en unknown
- 1989-04-26 KR KR898905485A patent/KR920010553B1/ko not_active Expired
- 1989-05-03 CN CN89102936A patent/CN1011556B/zh not_active Expired
- 1989-05-17 AR AR89313950A patent/AR246645A1/es active
- 1989-05-24 BR BR898902376A patent/BR8902376A/pt unknown
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54159143A (en) * | 1978-06-06 | 1979-12-15 | Nippon Telegr & Teleph Corp <Ntt> | Combined circuit with parity check and parity generation |
| JPS60251442A (ja) * | 1984-05-29 | 1985-12-12 | Fujitsu Ltd | 双方向バス用パリテイ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7132247B1 (en) * | 1998-09-17 | 2006-11-07 | Regents Of The University Of Minnesota | Composite devices incorporating biological material and methods |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1338155C (en) | 1996-03-12 |
| EP0344081A2 (en) | 1989-11-29 |
| US5107507A (en) | 1992-04-21 |
| SG44402A1 (en) | 1997-12-19 |
| CN1011556B (zh) | 1991-02-06 |
| ES2075856T3 (es) | 1995-10-16 |
| AR246645A1 (es) | 1994-08-31 |
| CN1037981A (zh) | 1989-12-13 |
| MY104736A (en) | 1994-05-31 |
| KR920010553B1 (en) | 1992-12-05 |
| DE68923818T2 (de) | 1996-04-18 |
| EP0344081A3 (en) | 1991-05-02 |
| KR890017904A (ko) | 1989-12-18 |
| MY112563A (en) | 2001-07-31 |
| BR8902376A (pt) | 1990-01-16 |
| DE68923818D1 (de) | 1995-09-21 |
| EP0630112A2 (en) | 1994-12-21 |
| EP0630112A3 (en) | 1995-11-22 |
| EP0344081B1 (en) | 1995-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5173619A (en) | Bidirectional buffer with latch and parity capability | |
| JPH01314338A (ja) | バツフア装置、透過ラツチ回路、及び位相分割回路 | |
| US5396108A (en) | Latch controlled output driver | |
| US4800529A (en) | Semiconductive memory device with current control and comparison means to reduce power consumption and increase operating speed | |
| US5511170A (en) | Digital bus data retention | |
| US5107142A (en) | Apparatus for minimizing the reverse bias breakdown of emitter base junction of an output transistor in a tristate bicmos driver circuit | |
| US3792292A (en) | Three-state logic circuit | |
| US4112314A (en) | Logical current switch | |
| US4982119A (en) | Comparator with latch circuit | |
| EP0018739A2 (en) | A decoder circuit for a semiconductor memory device | |
| EP0130414B1 (en) | Directory memory | |
| US4596940A (en) | Three state differential ECL bus driver | |
| US4250407A (en) | Multi function patch pin circuit | |
| US3416003A (en) | Non-saturating emitter-coupled multi-level rtl-circuit logic circuit | |
| JPH02158998A (ja) | ２段式センス増幅回路 | |
| US4703202A (en) | Two-stage gate circuit providing inverted and non-inverted outputs | |
| US4870305A (en) | Circuit for performing the EXCLUSIVE-OR function | |
| US4608667A (en) | Dual mode logic circuit for a memory array | |
| US3558931A (en) | Flip-flop circuit particularly for integration | |
| US3471713A (en) | High-speed logic module having parallel inputs,direct emitter feed to a coupling stage and a grounded base output | |
| US5223752A (en) | Level conversion circuit for converting ecl-level signals into mos-level signals and address signal decoding system having the level conversion circuit | |
| JP3294909B2 (ja) | 電子スイッチ回路 | |
| US3188494A (en) | Read-out driver and level setter circuit | |
| JPH07170155A (ja) | データラッチ回路 | |
| JPH02158211A (ja) | 信号増幅装置 |