JPH07170155A

JPH07170155A - データラッチ回路

Info

Publication number: JPH07170155A
Application number: JP5312012A
Authority: JP
Inventors: Ichiro Murata; 一朗村田
Original assignee: Toshiba Corp; Toshiba AVE Co Ltd
Current assignee: Toshiba Corp; Toshiba AVE Co Ltd
Priority date: 1993-12-13
Filing date: 1993-12-13
Publication date: 1995-07-04

Abstract

(57)【要約】【目的】素子のセット端子、リセット端子の他の制御
目的での使用や、各素子のセット、リセット機能削除に
よる素子数の削減を図ることを目的としている。【構成】パワーオン検出回路１０の検出信号ａを加算
回路４０を介してフリップフロップ６１〜６３のクロッ
ク端子へ供給する。また、この検出信号ａを遅延回路２
０を介して加算回路３０へ供給する。加算回路３０の出
力信号ｆをフリップフロップ６２，６３の各データ端子
Ｄへ、データラインのデータｅを加算回路３０を介さず
直接、フリップフロップ６１のデータ端子Ｄへ別々に供
給する。フリップフロップ６１の出力とフリップフロッ
プ６２，６３の出力に相補データを設定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源投入時のパワーオ
ンリセット機能を有する集積回路のデータラッチ回路に
関する。

【０００２】

【従来の技術】従来、集積回路では、プロセス技術や実
装技術などが検討され、その集積度を上げるため、数々
の工夫がなされている。ディジタル回路では、ＴＴＬ、
ＥＣＬ、ＩＩＬなどのプロセス技術が確立されており、
特に、ＩＩＬは、バイポーラトランジスタのＰＮＰとＮ
ＰＮの複合構造を利用した高集積回路技術であり、アナ
ログ、ディジタルのハイブリッド化の複合デバイス用と
して注目されている。

【０００３】集積回路では、電源投入時にデータを初期
値に設定するパワーオンリセット機能を有するものが多
く、フリップフロップなどを用いたラッチ回路が通常、
搭載されている。ラッチ回路に用いられるフリップフロ
ップたとえば、Ｄフリップフロップなどは、セット端
子、リセット端子を備えており、この端子に、ローある
いはハイ信号を供給することにより、出力データをリセ
ットあるいはセットしている。

【０００４】図３に従来のデータラッチ回路を示す。ト
ランジスタＱ１のエミッタが基準電位に接続され、コレ
クタが抵抗Ｒ３を介して、電源ＶCCに接続される。ベー
スは、直流電源ＶCCとの抵抗比の電圧が供給されるよう
に、抵抗Ｒ１，Ｒ２が接続される。トラジスタＱ１のコ
レクタからインバータ回路７０へ信号が供給される。イ
ンバータ回路７０の出力信号は、次段のインバータ回路
７１を介して各フリップフロップ回路７６，７７，７８
のリセット端子Ｒあるいはセット端子Ｓへ供給される。

【０００５】リセット端子Ｒ、セット端子Ｓはデータに
依らず、優先的に反転出力が得られる構成となってい
る。また、クロック信号のエッジトリガにより、入力デ
ータに対応した出力信号が得られる。

【０００６】クロックラインは、インバータ７２を介し
て次段のインバータ７３へ接続される。このインバータ
７３の出力信号は、各フリップフロップ７６，７７，７
８のクロック端子ＣＫへ供給される。また、データライ
ンは、インバータ７４を介して、次段のインバータ７５
へ接続される。インバータ７５の出力信号は、各フリッ
プフロップのデータ端子Ｄへ供給される。

【０００７】クロックラインの信号は、フリップフロッ
プ７６，７７，７８のデータ更新用の信号が図示しない
ゲートの組み合わせ回路により生成される。データは、
集積回路内のデータバス、アドレスバスあるいは制御信
号発生回路（図示せず）からの１ビットシリアルデータ
で構成されるものとする。

【０００８】電源ＶCCを投入すると、トランジスタＱ１
のベース電位は一定の立ち上がり時間を伴い、ローから
ハイへ移行する。このベース信号に対応して、コレクタ
はハイからローへ移行する。このロー信号がインバータ
７０に供給され、反転出力が得られる。さらにこのイン
バータ７０の出力が次段のインバータ回路７１へ供給さ
れ、ロー信号がフリップフロップ７６のリセット端子Ｒ
へ供給される。フリップフロップ７６は、この信号でリ
セットされる。また、ロー信号が、セット端子Ｓへ供給
され、フリップフロップ７７，７８は、それぞれセット
される。このリセットあるいはセット端子への信号によ
り、各素子のデータ設定が電源投入時に実現される。デ
ータは、リセット・セット端子への信号またはデータリ
セット端子Ｒ、セット端子Ｓのデータ書き込み動作の可
能な状態でのエッジトリガによるデータ更新以外、不変
となる。いわゆる、データラッチ回路を構成している。

【０００９】しかしながら、上記の回路では、パワーオ
ンセット／パワーオンリセット専用としてセット・リセ
ット端子を用いる場合、この用途以外にリセット端子、
セット端子を使用できず、また、ゲートの組み合わせ回
路を用いて、リセット、セット端子をパワーオンリセッ
ト以外の目的で併用する場合、ゲート素子の増大を招く
という問題があった。また、回路が大型化した場合、各
素子にパワーオンリセット・セット機能を持たさなけれ
ばならず、配線数あるいは、論理構成上、素子数が増大
するという問題があった。

【００１０】

【発明が解決しようとする課題】上記の如く、パワーオ
ンセット、リセット機能を各素子へ持たせるため、各素
子にセット端子、リセット端子を設けなければならず、
配線数が増大する他、論理構成上、素子数が増大すると
いう問題があった。

【００１１】そこで、本発明はこのような問題に鑑み、
各素子のセット端子、リセット端子の他の制御目的での
使用や、各素子のセット、リセット機能削除による素子
数の削減を図ることを目的としている。

【００１２】

【課題を解決するための手段】請求項１記載の本発明に
よるデータラッチ回路は、電源投入時、データを自動的
にリセットするリセット手段と所定のデータにセットす
るセット手段とを有するデータ保持手段と、電源との接
続・断を検出する検出手段と、電源の立ち上がり信号に
一定時間の遅延を施した遅延信号を生成し、データセッ
トのタイミングをこの遅延時間と同期させる遅延手段と
を具備し、前記検出手段の信号に基づいて、前記リセッ
ト手段の起動を行い、前記遅延手段からの信号に基づい
て、前記セット手段の起動を行うことを特徴とするもの
である。請求項２記載のデータラッチ回路は、請求項１
記載のデータラッチ回路において、前記遅延手段が、複
数段のゲート回路で構成されたことを特徴とするもので
ある。

【００１３】

【作用】本発明においては、素子数の削減および配線数
の削減による小型化、高集積化が図れる。

【００１４】

【実施例】以下、この発明の実施例を図面を参照して説
明する。図１（Ａ）は、本発明によるデータラッチ回路
の回路図である。図中、図３と同様の構成要素に同符号
を付して説明する。図１（Ａ）において、パワーオン検
出回路１０で電源ＶCCのオン・オフを検出する。フリッ
プフロップ６１，６２，６３は負のエッジトリガでデー
タを書き込むものとする。

【００１５】パワーオン検出回路１０は、図３と同様の
動作を行うものとする。パワー検出回路１０の出力信号
は、インバータ回路５３を介して、加算回路４０へ供給
される。この信号は、各フリップフロップ６１，６２，
６３のクロック端子ＣＫへ供給される。また、検出信号
は遅延回路２０を介して、加算回路３０へ供給される。
この加算回路３０で、データと一定時間遅延した検出信
号とが加算される。データラインは、インバータ回路５
１，５２を介してフリップフロップ６１のデータ端子Ｄ
に接続されており、クロック信号のエッジトリガによ
り、データは更新される。加算回路３０の出力信号は、
フリップフロップ６２，６３の各データ端子Ｄへ供給さ
れる。遅延回路２０は、ゲート回路を複数段接続するこ
とにより構成され、ここでは、インバータ回路を４段接
続して構成している。

【００１６】ＩＩＬ論理回路は、ＰＮＰとＮＰＮの複合
構造となっており、入力線に対し、複数本の出力線を構
成できる。図１のすべての論理回路は、ＩＩＬ論理回路
で構成されているものとする。図２に、ＩＩＬ論理回路
の構造断面図と等価回路図を示す。図中、ラテラルＰＮ
Ｐ（横方向構造）トランジスタをＴｒｐとマルチコレク
タ構造のＮＰＮトランジスタをＴｒｎとする。トランジ
スタＴｒｎのマルチコレクタＣ２、Ｃ３が複数の出力線
を構成する。各トランジスタＴｒｐ，Ｔｒｎのコレクタ
にはＣ１，Ｃ２，Ｃ３、ベースにはＢ１，Ｂ２、エミッ
タにはＥ１，Ｅ２の符号を付してある。

【００１７】ＩＩＬ論理回路では、他のゲートの出力線
と出力線を結線することにより、論理積を形成でき、各
論理回路は、論理積の合成問題として置き換えられる。
ここでは、インバータ回路５３の出力線とインバータ回
路４１の出力線とを結線して加算回路を構成するものと
する。

【００１８】図１（Ａ）の動作を図１（Ｂ）を用いて説
明する。図１（Ｂ）は、図１（Ａ）の各部の動作波形を
示すものであり、図１（Ｂ）に付されている符号ａ〜ｅ
は、各々、図１（Ａ）の符号ａ〜ｅと対応する。図１に
おいて、パワーオン検出信号ａが加算回路４０へ供給さ
れ、さらに加算回路４０からフリップフロップ６１，６
２，６３のクロック端子ＣＫへ供給される。一方、遅延
回路２０へ、パワー検出信号ａが供給され、一定時間遅
延された信号ｂが加算回路３０へ供給される。加算回路
３０の出力信号ｂが各フリップフロップ６２，６３のデ
ータ端子Ｄへ、また、データラインのデータｅが直接、
インバータ回路５１，５２を介して、フリップフロップ
６１のデータ端子Ｄへ供給される。各フリップフロップ
６１，６２，６３のデータは、クロック信号の負のエッ
ジトリガにより書き込まれる。

【００１９】図１ｄに示すパワーオン検出パルスの負の
エッジトリガで、フリップフロップ６１にローデータｅ
が書き込まれる。また、フリップフロップ６２，６３に
は、加算回路３０の出力データｆがデータ端子Ｄに供給
され、負のエッジトリガｄでハイデータｆが書き込まれ
る。また、クロック端子ＣＫにトリガを供給して、任意
に書き込みが可能となる。（図１（Ｂ）、データ更新時
の波形参照）このような構成にすることにより、セット
・リセット端子を設けることなく、パワーオンリセッ
ト、パワーオンセットが可能となる。各素子の論理構成
を簡易化でき、素子数を低減できる他、配線数を低減で
きる。また、セットリセット端子を専用端子から汎用端
子として使用することが可能となり、論理素子数の低減
が図れる。

【００２０】

【発明の効果】以上述べたように本発明によれば、論理
構成上、素子数の低減を図ることが可能となるばかりで
なく配線数を低減し、集積度を向上することが可能とな
る。

【図面の簡単な説明】

【図１】（Ａ）は本発明のデータラッチ回路の一実施
例を示す回路図、（Ｂ）は、本発明のデータラッチ回路
の各部の動作波形を示す図である。

【図２】ＩＩＬ回路の断面構造図と等価回路を示す図
である。

【図３】従来のデータラッチ回路を示す回路図であ
る。

【符号の説明】

１０…パワーオン検出回路２０…遅延回路３０…加算回路４０…加算回路６１〜６３…フリップフロップ

Claims

【特許請求の範囲】

【請求項１】電源投入時、データを自動的にリセットす
るリセット手段と所定のデータをセットするセット手段
とを有するデータ保持手段と、電源との接続・断を検出する検出手段と、電源の立ち上がり信号に一定時間の遅延を施した遅延信
号を生成し、データセットのタイミングをこの遅延時間
と同期させる遅延手段とを具備し、前記検出手段の信号に基づいて、前記リセット手段の起
動を行い、前記遅延手段からの信号に基づいて、前記セ
ット手段の起動を行うことを特徴とするデータラッチ回
路。
【請求項２】前記遅延手段は、複数段のゲート回路で構
成したことを特徴とするデータラッチ回路。