JPH01315793A - シーケンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、メモリに記憶された楽音情報を読み出すこ
とにより自動演奏を行なう自動演奏装置に関する。

［従来技術］ 従来から、ユーザーが自由に「１動演奏に係る楽；゛？
情報をリアルタイムでメモリにプリセットし。

このプリセットした楽音情報を順次読み出すことにより
自動演奏を行なう自動演奏装置が知られている。

しかし、この種の自動演奏装置において、ユーザーが楽
音情報の入力を誤った場合、それまで入力した楽音情報
の先頭、即ち、メモリの先頭までアドレスを伏した後、
さらにそれまで入力した楽音情報に基づく楽音の放音を
行ない、楽音情報の入力を誤った場所にさしかかったら
、その場所から楽音情報の入力をやり直すという方法で
楽斧情報の訂正を行なっていた。

［従来技術の問題点］ 従って、いったんユーザーが楽音情報の入力をまちがう
とそれまで入力した楽音情報の先頭、即ち、メモリの先
頭までアドレスを戻す必要があるため時間がかかり、さ
らに、それまで入力した楽音情報の先頭から楽音情報の
入力をまちがえたところまで、それまで入力した楽音情
報に基づく楽音の放音を行なうのでなお一層時間がかか
るという問題があった。

また、に記のようにして、２ｆｆ情報を訂正すべき箇所
のサーチを行なうために楽音を放音させている場合、ち
ょうど訂正すべき箇所にさしかかったところで、直ちに
楽音の放音状態から楽音情報の記録状態に移行させて、
続けて楽音情報の入力を行なうというのは、タイミング
的に困難であるという問題もあった。

［発明の［１的］ この発明は、上記の問題点に鑑みてなされたもので、入
力した楽器“１情報の修正が短時間のうちにスムーズに
行なえる自動演奏装置を提供することを目的とする。

［発明の要点］ この発明は、上記の目的を達成するため、まず第１に、
メモリに記ｔαされた楽音情報を逆方向に読み出すこと
により楽音の逆放汗を可能とし、訂正箇所のサーチに要
する時間を短縮できるようにしたこと、第２に、訂正す
べき箇所をみつけたら、この逆放音を解除するだけで１
通常の楽音放き状態に切換り、この通常の楽ａ放ａ状態
において、新たに楽音情報の入力を行なうと、直ちに楽
音放音状態から楽音情報の記録状態に移行して入力され
た新たな楽音情報を記録可能な状態とするようにして、
楽音情報の訂正の際の新たな楽音情報の入力タイミング
をとりやすくするようにしたことを要点とする。

［実施例］ 以下、図面を参照してこの発明の詳細な説明する。第１
図は、自動演奏機能を備えた電子楽器の全体構成を示す
回路図である。鍵盤スイッチ部ｌには、複数の鍵と、音
色、ビブラート、サスティン、ステレオの音像定位、ノ
ーマルリズム、フィルインリズム、自動伴奏等、各種効
果を得るための各種スイッチが備えられており、更に自
動演奏のためのスイッチが設けられている６例えば。

リセントスイッチＩＡ、リバーススイッチＩＢ、レコー
ドスイッチＩＣ，エンドキーｌＤ等であり、これら機能
については後述する。そしてＣＰＵ・（中央処理装置）
２は、周期的にパスラインＢｌを介し、キースキャン信
号を出力して鍵盤スイッチ部ｌをスキャンし、またこれ
に応じて鍵盤スイッチ部ｌからは、６鍵やスイッチから
の出力信号が出力してパスラインＢ２を介しＣＰＵ２に
ｔえられる。ＣＰＵ２は、これに対して例えば楽１キ作
成部３に対しパスラインＢ３を介し、楽音生成指令情報
を与え、メロディや自動伴奏の楽音信号を作成させ、そ
れを定位１ｔｊｊ御部４に供給させる。ｔたｃＰＵ２は
、！述す！ＲＡＭ（７７ダムアクセスメモリ）５内にプ
リセットされているａ像定位情報にしたがった制御情報
をパスラインＢ４に出力して、前記音像定位制御部４へ
与え、萌記楽＃１信号に対する音像定位を設定させて左
右のスピーカ６Ｒ１６Ｌへ対応する信号を出力させ、楽
音を放Ｑさせる。

ＲＡＭ５は、ＣＰＵ２がパスラインＢ５を介してアドレ
スレジスタ部７に供給するアドレス制御情報にしたがっ
て、データの読出し、−！）込みの各動作を制御される
。そしてＣＰＵ２とＲＡ　Ｍ　５１ｉｉ１では、パスラ
インＢ６を介しデータの授受が行なわれる。この場合、
ＲＡＭ５には、楽曲の音高。

Ｂ長、休符を示す楽音情報（以後、適宜上メロディ情報
と称する。）や、音色、ビブラート、サスティン、音像
定位、フィルインリズムのオン、オフ等の各種の効果を
得るための演奏情報が異なるエリアに夫々記憶される。

そしてアドレスレジスタ部７には、前記メロディ情報と
演奏情報との各々に対してそれぞれ独立したアドレスカ
ウンタが設けられており、これによって、自動演奏時に
は、前記メロディ情報と演奏情報とがメロディ進行にし
たがって、並列的に丘つ同時に読出され、自動演奏が行
なえるようになっている。なお、本実施例では、メロデ
ィ情報を記憶するためのエリアを３つ設けである。

録音部８は、ＣＰＵ２からパスラインＢ７を介しケえら
れる昨１川情報（データＤ７〜ＤＯ）および＋１生部９
からパスラインＢｌｌを介し与えられる蒔＋１１１　ｆ
吉報（データＴ　Ｄ　７〜Ｔ　Ｄ　Ｏ）　カラｔ　＆　
ヲ表わす時間情報（データＩ７〜ＩＯ）を作成し、パス
ラインＢ８を介し、ＣＰＵ２へ供給し。

ＲＡＭ５へ前記メロディ情報または演奏情報として書込
ませる。

再生部９は、ＲＡＭ５から再生時に読出される前記メロ
ディ情報および＠奏情報にしたがって情報をＣＰＵ２か
らパスラインＢ９を介し与えられてｉ＋＋生処理のため
のデータを作成し、それをパスラインＢＩＯを介しＣＰ
Ｕ２にケえ、また前述したように、録音時においては、
録ぎ部８に対し、時間情報を与える。なお、ＣＰＵ２は
この電子楽器のすべての動作を制御するプロセッサであ
り、その詳細については説明を省略する。

ミックスダウン部ｌＯは、ＲＡＭ５内の異なるエリア（
異なるチャンネルとも称する）に夫々書込まれている楽
；１情報を合成して何れか１つのチャンネルに書込む処
理を行なう回路である。その場合には、ミックスダウン
部１０とＣＰＵ２間では、パスラインＢ１２、Ｂ１３を
介し、必要なデータの授受が行なわれるが、詳細は後述
する。なお、このミックスダウン部１０のミックスダウ
ン処理によって得られる合成データを、ＲＡＭ５の何れ
かのチャンネルに入力するときに、そのチャンネルをア
ドレスするアドレスレジスタ（ＡＤＲＭと称する）が前
記アドレスレジスタ部７に設けられている。

次に前記１２汗部８の構成を第２図により説明する。Ｐ
Ｒラッチ１１には通常は再生部９内の後述するｕ　ｐ　
／　ｄ　ｏ　ｗ　ｎカウンタの計数出力データＴＤ７〜
ＴＤＯとしてトランスファーゲート群１２を介し入力し
、ＣＰＵ２が信号ＬＡＴを出力するときそれをラッチす
る。また再生時に一時再生動作が停止されてリバースス
イッチＩＢの操作により巻き戻しが行なわれ、次いであ
らたに録音が開始されたと５には、ＰＲラッチ１１のラ
ッチデータがＣＰＵ２を介して、前記再生部８内の後述
するフルアダーへ送出されると共に、逆にそのときの前
記フルアダーの出力データがＣＰＵ２を介しデータＤ７
〜ＤＯとして、トランスファーゲート群１３を更に介し
ＰＲラッチ１１をラッチされる。そしてＰＲランチ１１
ヘラッチされたデータは減算器１４のＢ入力端子（Ｂ７
〜ＢＯ）へ印加される。また、減算器１４のＡ入力端子
（Ａ７〜ＡＯ）には、前記データＴＤ７〜ＴＤＯが入力
する。而して、減算器１４はＡ入力端子の入力データか
らＢ入力端Ｔの入力データを減算し、その結果データ■
７〜ＩＯをＣＰＵ２を介し、ＲＡＭ５へ送出し記憶させ
る。このデータ■７〜■０はメロディ情報の場合にはキ
ーオン時間およびキーオフ時間を与える時間データを示
し、他方、効果の前記演奏情報の場合には、その効果の
発生期間を示す時間データである。なお、トランスファ
ーゲートｎ１２は、ＣＰＵ２が出力する信号ＣＭをイン
バータ１５を介してそのゲートに印加され。

またトランスファゲート群１３は、信号ＣＨをそのゲー
トに直接印加されて共にゲート制御される。

次に、前記再生部９の構成を第５図を参照して説明する
。ｕ　ｐ　／　ｄ　ｏ　ｗ　ｎカウンタ１７は、８ビン
ト構成のカウンタであり、ＣＰＵ２が録音や再生の開始
特にクリア信号ＣＬＲを出力してクリアされたのちは、
テンポ発振器１８が出力する信号にもとづくクロックを
計数する計数動作を行なう。

蕊で、前記テンポ発振器１８の発振出力の周波数は、テ
ンポボリューム１９によって可変であり、そしてテンポ
発振器１８の出力は、アントゲ−）２０に入力する。こ
のアンドゲート２０の他端には、テンポストップスイッ
チＥＳＷの出力が人力してゲート制御を行なわれ、而し
てアンドゲート２０の出力はＴ型フリップフロップ２１
およびトランスファーゲート２３に人力する。またフリ
ップフロップ２１のセット出力は、Ｔ型フリップフロッ
プ２２およびトランスファーゲート２４に入力する。更
に、フリップフロップ２２のセット出力はトランスファ
ーゲート２５に入力する。

そしてトランスファーゲート２３．２４．２５の各ゲー
トには夫々、何れか１個のみがオン状態となる二連ロッ
ク式スイッチからなるテンポ加速スイッチＣＳＷ、　ノ
ーマルスイッチＦＳＷ、スローテンポスイッチＤＳＷの
各出力が印加され、ゲート制御される。そして各トラン
スファーゲート２３．２４．２５の各出力が前記クロッ
クとしてｕ　ｐ　／　ｄ　ｏ　ｗ　ｎカウンタ１７によ
り計数される。

而してフリップフロップ２１．２２は分周回路を形成し
、テンポ発振機１８の出力に対してフリップフロップ２
１．２２の各出力は夫々、その周波数がｌ／２．ｌ／４
となっている。

アップダウンカウンタ１７のアップカウント動作および
ダウンカウント動作の制御は夫々、フリップフロップ２
６のセット出力信号ＵＰＤＯＷＮによって行なわれる。

即ち、フリップフロップ２６のセット入力端子Ｓ、リセ
ット入力端子Ｒには夫々、二連ロック式スイッチから成
る順転スイッチＢＳＷ、逆転スイッチＡＳＷ（第１図の
リバーススイッチＩＢと同一）の各出力が入力している
。そして、ｊｌ　ｐ　／　ｄ　ＯＷ　ｎカウンタ１７の
各ビット出力は対応する排他的オアゲート２７７〜２７
ｏの各一端に人力するほか、データＴＤ７〜ＴＤＯとし
て録音部８へ送出される。また排他的オアゲー）２７７
〜２７ｏの各他端には、容＆１８ビットのＮＥラッチ２
８の対応する各ビット出力が入力している。そして排他
的オアゲート２７７〜２７（ｌの各出力はノアゲート２
９に入力し、更にノアゲート２９の出力は、−負信号と
してＣＰＵ２へ供給される。即ち、排他的オアゲート２
７ｒ〜２７ｏおよびノアゲート２９は、一致回路を形成
している。

前記ＮＥラッチ２８は、ＣＰＵ２がラッチクロックを出
力するときに、フルアダー３０のＳ出力端子Ｓ７〜ＳＯ
からの加算または減算の結果データがラッチされる。ま
たＮＥラッチ２８は、録音動作および再生動作の開始時
においては、ＣＰＵ２が出力するクリア信号ＣＬＲを印
加されてクリアされる。前記フルアダー３０のへ入力端
子Ａ７〜ＡＯには、ＮＥラッチ２８のラッチデータがト
ランスファーゲート群３１を介し帰還して人力する。ま
た、Ｂ入力端子Ｂ７〜ＢＯには、排他的オアゲート３２
７〜３２０の出力が入力し、更にキャリー入力端７−　
ＣＩ　Ｎにはアンドゲート３３の出力がインバータ３４
．トランスファーゲート３５を介し入力している。而し
て排他的オアゲート３２１〜３２．の各一端には録音部
８内のＰＲラッチ１１からの時間データが再生時に巻き
戻しを行なったのち、訂ｉＥのためのあらたな録ｆｆ動
作を行なうときの鍵操作に応じて入力する。また各他端
には前記アンドゲート３３の出力がインバータ３４、ト
ランスファーゲート３５を介し印加されている。

アンドゲート３３には、フリップ７０ツブ２６のセット
出力およびＣＰＵが出力する信号Ｒが入力している。こ
の信号Ｒは通常は“ｔ　”として出力され、而して前記
録庁訂正時に一時的に“０”として出力される。そして
アンドゲート３３の出力は、ＣＰＵ２へ送出される。ま
たトランスファーゲート群３１およびトランスファーゲ
ート３５はＣＰＵ２が出力する信号ＣＨＨによってゲー
ト制御されるが、この信号ＣＨＲは、録音時に訂正を行
なう場合に一時的に°０゛としてＣＰＵ２から出力され
る信時である。更に、前記トランスファーゲート群３１
から出力するＮＥラッチ２８のラッチデータは再生時の
データ修正時に前記ＰＲラッチ１１へ送出される。

次に第９図を参照してミックスダウン部１０の具体的構
成を説明する。カウンタ（ＣＮＴとも略記する）４１は
、ミックスダウン処理の開始時においてＣＰＵ２が出力
するクリア信号ＣＬＲによってクリアされたのち、同様
にＣＰＵ２が出力する＋１信号を入力して計数動作を実
行する。而してその容槍は８ビツトであり、またその計
数出力は、時間データとして一致回路部４２のＡ入力端
子、減算器４３のＡ入力端子Ａ７〜ＡＯ，ラッチ（ＬＡ
ＳＴＴとも略記する）４４のＬＩ入力端子ＬＩ７〜ＬＩ
Ｏへ夫々入力する。そしてラッチ４４のラッチデータは
、Ｌ出力端子Ｌ７〜ＬＯを介し、減算器４３のＢ入力端
子Ｂ７〜ＢＯへ印加される。減算器４３は、これに対し
Ａ入力端子への入力データからＢ入力端子への入力デー
タを減算し、その差の時間データを０出力端子０７〜Ｏ
Ｏから出力してＲＡＭ５内の指定チャンネルに対し合成
データの１つとして書込ませる。

加算部４５のＡ入力端子にはＲＡＭ５内のミックスダウ
ンされる２つのチャンネルからの時間データが読出され
て印加される。また加算部４５のＢ入力端子またはＣ入
力端子には夫々、前記２つのチャンネルのうちの一方の
チャンネルに対するラッチ（ＮＥＸＴＩとも略記する）
４６がラッチする時間データまたは、他方のチャンネル
に対すルラッチ（ＮＥＸＴ２とも略記する）４７がラッ
チする時間データが夫々入力している。そして加算部４
５は、Ａ入力端子への人力データとＢ入力端子への入力
データまたはＣ入力端子への入力データとを加算し、そ
の結果データをあらたな時間データとして夫々、Ｄ出力
端子またはＥ出力端子から出力し、ラッチ４６またはラ
ッチ４７ヘラツチさせる。なお、ラッチ４６．４７は夫
々、ＣＰＵ２が出力する信号ＬＡＩ、ＬＡ２の各出力時
に前記ラッチ動作を実行する。またミックスダウン処理
の開始時においては、ＣＰＵ２が出力する前記クリア信
号ＣＬＲによってラッチ４６゜４７もカウンタ４１と共
にクリアされる。

ラッチ４６，４７の各ラッチデータは、一致回路部４２
のＢ入力端子またはＣ入力端子へ夫々。

印加される。そして、一致回路部４２ではこれに応じて
Ａ入力端子への入力データとＢ入力端子への入力データ
の一致、不一致を検出し、一致信号Ｅ１を出力してＣＰ
Ｕ２へ送出するほか、Ａ入力端子への入力データとＣ入
力端子への人力データの一致、不一致を検出し、一致信
号Ｅ２を出力してＣＰＵ２へ送出する。

次に第８図（Ａ）、（Ｂ）に夫々示すメロディ進行の２
つの曲をＲＡＭ５に録音、再生する動作を説明する。先
ず、録音の場合から説明する。この場合１例えば第８図
（Ａ）の前記曲のメロディ情報の録音を鍵盤スイッチ部
ｌの鍵操作によってはじめに行なう、そして、第３図は
このメロディ情報の録音動作を説明するフローチャート
である。なお第８図中の数字θ〜１７は前記カウンタ４
１の計数出力を示している。

録音開始に際して何れのチャンネル（例えば、第１チヤ
ンネル（ＣＨＩ）とする）の録音開始スイッチ（図示略
）をオン操作する。而してその出力はパスラインＢ２を
介しＣＰＵ２に入力し。

ＣＰＵ２はこれに応じて第３図のフローチャートのステ
ップＲＭＩの処理を行なう、即ち、クリア信号ＣＬＲを
パスラインＢ７．Ｂ９に夫々出力し、ＰＲラッチ１１．
ＮＥラッチ２８．ｕｐ／ｄｏｗｎカウンタ１７を夫々ク
リアする０次いでＣＰＵ２はアドレスレジスタ部７内の
第８図（Ａ）の前記曲のメロディ情報をこれから書込む
ＲＡＭ５内の第１チヤンネル（ＣＨＩ）に対するアドレ
スカウンタに対し、その先頭番地を設定するための７ド
レス制御情報をパスラインＢ５に出力して設定する（ス
テップＲＭ２）、次にＣＰＵ２はパスラインＢ６にデー
タＮＯＰを出力して、ＲＡＭ５のＣＨＩの前記先ＸＡＪ
地（θ番地）に書込む、第４図にその記憶状態を模式的
に示している。而してこのデータＮＯＰ　（ＮＯ０ＰＥ
ＲＡＴＩＯＮ）は業Ｈ’Ｔ発１”ｆを行なわない休符同
様なデ−夕である１以上は艮テップＲＭ　３の処理であ
る。そして次にＣＰＵ２はアドレスレジスタ部７の前記
７ドレスカウンタＣ以下は単にアドレスレジスタで代弁
する）を＋１するステップＲＭ４のインクリメント処理
を行ない、１番地を設定する、次にリセットスイッチＩ
Ａのオン操作の有無の判断処理がステップＲＭ５によっ
て行なわれる。而してこのリセットスイッチＩＡは、録
音訂正を行なう際にオン操作するスイッチであり、オン
すると、ステップＲＭＩの処理に反り、初期状態に設定
される。他方、オンされていないときには、ステップＲ
Ｍ６に進行し、エンドキーｌＤがオン操作されたか否か
が判断される。而してこのエンドキー１’Ｄは、メロデ
ィ情報の入力終′Ｔ詩にオシしてＲ’Ａ’Ｍ５に入力し
た前記メロディ情報の最後にエンドコード゛を書込むた
めのスイッチであり、したがってエンドキーｌＤをオン
したとき（Ｙ　ｒＹＥＳＪ）にはステップＲＭ７に進行
して］二連した処理が実行さ゛れる。然し、いまはエン
ドキーｌＤはオ゛ン゛されないから（Ｎ　ｒＮＯＪ　）
　、ステップＲＭ８に進行し、リバーススイッチＩＢ（
逆転スイッチＡＳＷ）が゛オンされたか否かの判断処理
が実行される。而してオンしたときには。

ステップＲＭ９の録音待機状態へ移るための処理が実行
されるが、この処理については、後に詳細に説明する。

そしていまは勿論、リバーススイッチＩＢはオンされて
いす、ステップＲＭＩＯに進行し、鍵操作の有無が判断
される。そして第８図（’Ａ　）のメロディの２つの第
１楽音（音ｉｃ３゜０３−の各楽音）の２つの鍵が録音
開始スイッチと同時にオンされて和音のメロディ演奏が
開始されるまでの間は、ステップＲＭＩＯ１ＲＭ５、Ｒ
Ｍ６、ＲＭ８．ＲＭ、ＩＯｌ・・・・・・が繰返される
。

そしてＣ３、Ｃ３１の各鍵が同時にオンされると、ステ
ップＲＭＩＩに進行し、押鍵か離鍵かの判断処理が実行
され、押鍵であるから、ステップＲＭ１２に進行し、Ｃ
ＰＵ２は先ず、低音側の音高０３のキーコードと押鍵デ
ータであることを示すために、前記キーコードのＭＳＢ
（最上位ビット）にデータ「０」を付加する処理を実行
して楽音情報を算出する。そしてそれをパスラインＢ３
を介１楽唇作成部３へ与え、スピーカ６Ｒ“、６Ｌから
放音開始させる（ステップＲＭ１３）、次にステップＲ
Ｍ１６’に進行し、ＣＰＵ２は信号ＣＨを“０”に設定
し薔以後の通常時はトランスファーゲート群１２を常時
開成させ、且つトランスファーゲート群１３を常時閉成
させる。これにより、再生部９において゛上述したステ
ップＲＭＩのクリア処理−、設定テンポのクロッ）を入
力して計数動作（なお、いま順転スイッチＢＳＷはオン
されてフリップフロップ２６がセットされており、アッ
プカウント動作が実行中である）を既に実行中であるｕ
　ｐ　／　ｄ　ｏ　ｗ　ｎカウンタ１７の計数出力（時
間データ）がデータＴＤ７〜ＴＤＯとしてパスラインＢ
１１．）ランスファーゲート群１２を介しＰＩ’１９ッ
チ１１および減算器１４のＡ入力端子へ入力されるよう
になる―そして、−算器１４は、Ａ入力端子への入力デ
ータからＢ入力端子へのＰＲラッチ１１からの入力デー
タを減算し、この結果を時間データとしてＣＰＵ２に出
力する０次いでステップＲＭ１７の処理が実行され、Ｃ
ＰＵ２はＰＲラッチ１１に信号ＬＡＴを印加し、そのと
き人力中のデータをＰＲラッチ１１にラッチさせ、その
ラッチデータを以後保持させると共に減算器１４のＢ入
力端子へ印加させる。

次いでステップＲＭ１Ｂに進行し、前記時間データ（減
算器１４の内入力端子への入力データは同一（ａであり
、したがってそのときの結果データ■７〜ＩＯは「Ｏ」
）をＲＡＭ５の前記１番地に書込まれる。次にアドレス
レジスタは＋１されて２番地を設定され（ステップＲＭ
１９）、またこのＲＡＭ５の２１Ｒ地に既に算出されて
いる押鍵コード即ち、前記キーコード（Ｃ３）と押鍵デ
ータ（ｒＯＮＪ　）が書込まれる（ステップＲＭ２０）
。そしてアドレスレジスタが＋１されて３番地が設定さ
れ（ステップＲＭ２）、ステ・ツブＲＭ５に復帰する。

次に、ステップＲＭ５、ＲＭ６．ＲＭ８、ＲＭｌＯ〜Ｒ
Ｍ１３．ＲＭ１６〜ＲＭ２１の各処理により回ＩＩ＋ｊ
にオンｙれた音高Ｃ３１の鍵に対する処理が同様に実行
され、ＲＡＭ５のＣＨＩの３ＪＩ地に時間データｒＱＪ
が書込まれ、また４番地にはキーコード（Ｃ３１）と押
鍵データ（ｒＯＮＪ　）が書込まれる。そしてアドレス
レジスタは５番地を設定され、ステップＲＭ５に復帰す
る。而して音高Ｃ３、Ｃ３ｇの２つの楽音が和音として
同時に放音されている。

次にステップＲＭ５．ＲＭ６．ＲＭ８を介しステップＲ
ＭＩＯにて音高Ｃ３−の前記鍵の離鍵操作が判断される
と、ステップＲＭ１４に進行して前記音高Ｃ３−のキー
コードと離鍵データであることを示すために、前記キー
コードのＭＳＨにデータｒｌＪを付加する処理を実行し
、離鍵コードを作成する。そしてそれを楽音作成部３へ
送出し、これにより、前記音高Ｃ３Ｍの楽音が消音され
る（ステップＲＭ１５）、次に前記ステップＲＭ１６を
介し、ステップＲＭ１７に進行すると、ＰＲラッチ１１
には前記離鍵操作時のｕｐ／ｄｏｗｎカウンタ１７の時
間データがあらたにラッチされ、以後保持され、且つ減
算器１４のＢ入力端子へ印加される。そして減算器１４
は、前記離鍵操作時にＡ入力端子に入力する計時データ
からＢ入力端子へ入力中であった音高Ｃ３ｇの鍵の萌記
押鍵時の計時データを減算してその結果データを得、そ
の時間データをＲＡＭ５の５番地へ書込む（ステップＲ
Ｍ１８）、この場合、第４図に示すように、このときの
鈴間データは「５」である、そしてステップＲＭ１９．
ＲＭ２０の各処理により第４図に示すように、ＲＡＭ５
の６番地に前記離鍵コードが溜込まれる。そしてステッ
プＲＭ２１により７＃地が指定され、ステップＲＭ５に
戻る。

次に第２楽音の音高Ｂ３の鍵が押鍵されると。

そのことがステップＲＭＩ、０で判断され、ステップＲ
ＭＩＩを介しステップＲＭ１２に進行して。

その押鍵コードが前記音高Ｃ３，Ｃ３−の各鍵操作詩同
様に算出される。そしてステップＲＭ１３の処理により
ｎ　ｊｉｂ　Ｂ　３の楽音の作成放音が開始される。そ
して、ステップＲＭ１６．ＲＭ１７゜ＲＭｌｇの各処理
により、ＰＲラッチ１１には。

＋１’Ｊ　？ｉ！、’ｕ高Ｂ３の押鍵時の計時データが
ラッチされると共に、減算器１４ではＡ入力端子への前
記音高Ｅ３の押鍵時の計時データからＢ入力端子への前
記音高Ｃ３ｇの離鍵時の計時データを減算した結果デー
タが得られ、ＲＡＭ５の７番地へｍ込まれる。この場合
、第４図に示すように、前記結果データによる時間デー
タはｒｌＪである。また。

前記ステップＲＭ２０の処理後は、ステップＲＭ２１に
よりＲＡＭ５の次の９番地が指定され、ステップＲＭ５
に戻る。

以下、第８図（Ａ）にしたがった時間間隔でメロディの
演奏を行なうと上述同様な処理により。

ＲＡＭ５のＣＨＩの９ｆＩｉ地以下には、第３楽音以下
のメロディ情報が書込まれてゆく、そして最後の演奏入
力が終了すると、エンドキーＩＤをオンし、エンドコー
ドをＲＡＭ５ヘメロデイ情報の最後のデータとして書込
んでおく。

次にリバーススイッチＩＢがオンされた場合のステップ
ＲＭ９の処理につき説明する。このリバーススイッチＩ
Ｂ（逆転スイッチＡＳＷ）は前記メロディ情報の入力時
に鍵操作をまちがったときにオンして、アドレスレジス
タ部７を所望アドレ、スまで戻し、正しいメロディ情報
を録音可能な待機状態に設定する処理が行なわれるもの
であり、その場合、前記リバーススイッチＩＢのオン操
作時にそのときのＰＲラッチ１．１のラッチデータがＣ
ＰＵ２を介しＩＩｆ生部９のＮＥラッチ２８にラッチさ
れる。

以上のようにして、ＲＡＭ５のＣＨＩに第８図（Ａ）の
メロディ情報を書込んだのちは、この第８図（Ａ）のメ
ロディ情報を再生して聞きながら、第８図（Ｂ）の曲の
メロディ情報をＲＡＭ５の第２チヤンネル【以後ＣＨ２
とする）に書込んでゆく、而してこの場合の録音処理（
即ち、第３図のフローチャートの処理）は既に述べたこ
とと同様であり、その結果、ＲＡＭ５のＣＨ２には第７
図に示すような状態にて、第８図（Ｂ）の曲のメロディ
情報が書込まれる。

したがって、第６図（Ａ）、（Ｂ）のフローチャートを
参照してまず前記メロディのｉｌＴ生処理動作を説明す
る。

先ず、ＲＡＭ５のＣＨＩに対するｉｌＴ生スイッチをオ
ンすると、ステップＳＭＩの処理により、クリア信号が
出力し、第５図のＮＥラッチ２８とｕ　ｐ　／　ｄ　ｏ
　ｗ　ｎカウンタ１７が共にクリアされる０次にステッ
プＳＭ２の処理によりＲＡＭ５のＣＨＩに書込まれた第
８図（Ａ）の前記メロディ情報に対する先頭番地がアド
レスレジスタ部７に設定される。そしてＲＡＭ５から処
理データｒＮＯＰＪ　　（第４図参照）が読出され、Ｃ
ＰＵ２へ供給される（ステップ５Ｍ３）、そしてアドレ
スレジスタ７が＋１され、　　１ｌＩｉ地が設定される
（ステップ５Ｍ４）、そして、ＣＰＵ２は前記データｒ
ＮＯＰＪのＭＳＢが“０″か“ｌ”かの判断処理をステ
ラ７”５Ｍ５にて行なうが、この場合、休符同様なデー
タｒＮＯＩＪであるからステップＳＭ７に進行して楽音
作成部３に対しては、キーオフ信号に相当する制御信号
を出力し、また楽音作成の実行を禁止しておく、また、
ステップＳＭ８に進むとＲＡＭ５の１番地から時間デー
タ「０」を読出し、またアドレスレジスタ７を＋１して
２番地を設定する（ステップ５Ｍ９）、また１番地から
の前記時間データ「０」をフルアダー３０のＢ入力端子
へ入力し１次いでその結果データをＮＥラッチ２８にラ
ッチさせる（ステップＳＭＩＯ１ＳＭＩ　１）、而して
この場合、いまｊ順転スイッチＢＳＷがオンされており
、その結果、フリップフロップ２６がセット状態にあっ
てアンドゲート３３は開成され、またｕｐ　／　ｄ　ｏ
　ｗ　ｎカウント１７にはアップカウント指令が与えら
れている。そして信号Ｒは、通常“ｌ　”として出力中
であり、そのためアンドゲート３３の出力は通常”１”
であり、その信号がＣＰＵ２へ供給されると共に４イン
バータ３４の出力が、通常“Ｏ”となって排他的オアゲ
ー）３２＋〜３２ｏの各一端およびフルアダー３０のキ
ャリー入力端子ＣＩＮへ夫々、トランスファーゲート３
５を介し、供給される。なお、信号ＣＨＲは通常、“ｌ
”として、出力されており、したがって、トランスファ
ーゲート３５、またトランスファーゲート群３１は通常
開成している。

したがって前記ステップＳＭＩＯ１ＳＭＩＩでは、前記
時間データ「０」が排他的オアゲート３２１〜３２ｏに
より、反転されることなく、そのままフルアダー３０の
Ｂ入力端子へ入力する。−方、Ａ入力端子へは、ＮＥラ
ッチ２８の出力データ（８ビツトオール“θ″データが
トランスファーゲート群３１を介し入力し、したがって
、そのときのフルアダーの結果データは「０」となり、
ＭＥラッチ２Ｂヘラッチされることになる。

次にステップ５Ｍ１２の判断処理では、ノアゲート２９
からの一致信号が“ｌ”レベルで出力したか否かが判断
される。而してこの場合、排他的オアゲート２７７〜２
７ｏへは夫々、ｕｐ／ｄｏｗｎカウンタ１７の８ビツト
オール“θ″データ、ＮＥラッチ２８の８ビツトオール
“０”のラッチデータが入力しており、したがって”　
１　”レベルの一致信号がＣＰＵ２へ供給されることに
より、ステップ５Ｍ１３に進行し、而してアップカウン
ト動作中であることが判断されて、ステップＳＭ３に進
行することになる。

次に、ステップＳＭ３ではＲＡＭ５のＣＨＩの２番地か
らキーコード「Ｃ３」と押鍵データ「０」、即ち、第４
図のデータｒＣ３、ＯＮＪが読出されてＣＰＵ２へ入力
し、またステップＳＭ４にてＲＡＭ５のＣＨＩの３番地
が設定される。

そしてステップＳＭ５では、前記押鍵データ「０」が判
断され、ステップＳＭ６に進行して楽音作成部３に対し
、キーコード「Ｃ３」とキーオン信号が与えられ、その
結果、第８図（Ａ）に示すメロディの第１楽音の音高Ｃ
３の楽音が先ず再生され、スピーカ６Ｒ，６Ｌから放音
開始させることになる。そして次のステップＳＭ８では
、ＲＡＭ５のＣＨＩの３番地から時間データ「０」が読
出され、またステップＳＭ９では、ＲＡＭ５の４番地が
設定される。そして前記時間データｒＱＪはそのまま、
フルアダー３０のＢ入力端子へ印加される。一方、フル
アダー３０のへ入力端ｆへはＮＥラッチ２８がラッチ中
の時間データｒＯＪが人力中であり、したがって、フル
アダ−３０のそのときの加算結果データは時間データ「
０」と等しく、それがＮＥラッチ２８にあらたにラッチ
されるほかに、排他的オアゲート２７７〜２７ｏへ印加
される（ステップＳＭＩ　１）、そして、ステップ５Ｍ
１２に進行し、前記一致信号が“ｌ”レベルで出力した
か否かが判断され、而して“ｌ”レベルで出力するため
前記ステップ５Ｍ１３を介しステップＳＭ３に進行する
。そしてこのステップＳＭ３によりＲＡＭ５のＣＨＩの
４番地から第４図のデータｒｃ３ｇ　、ＯＮＪが読出さ
れ１次いでステップＳＭ４によりＲＡＭ５のＣＨＩの５
番地が設定され、また、ステップＳＭ５．５Ｍ６の各処
理により第１楽音の音高Ｃ３１の楽音も音高０３の楽音
と共に、同時に和音として放音開始される。そしてステ
ップＳＭ８〜５Ｍ１ｌの各処理では、ＲＡＭ５のＣＨＩ
の５番地から時間データ「５」が読出されたフルアダー
３００Ｂ入力端子へそのまま印加され、而してそのとき
、Ａ入力端子には、時間データ「０」が入力中であり、
したがって、その結果データである時間データ５がＮＥ
ラッチ２８へあらたにラッチされる。また、ＲＡＭ５の
ＣＨＩは６番地を設定されている。そしてステップ５Ｍ
１２に進行し、次にｌ′”レベルの一致信号が出力する
までの間、ステップ５Ｍ１４に先ず進行してｕ　ｐ　／
　ｄ　ｏ　ｗ　ｎ信号の反転の有無、即ち、いまの場合
、逆転スイッチＡＳＷがオンされたか否かが判断され、
オンされていず、ｒＮＯＪであるからステップ５Ｍ１８
に進行し、メロディ情報の訂正録音中か否かが判断され
、「ＮＯ」であるから、更にステップ５Ｍ２０に進行し
、リセットスイッチＩＡがオンされたか否かが判断され
、これも「ＮＯ」であるから、ステップ５Ｍ１２に復帰
する各処理が夫々繰返し実行される。

そして前記キーコードｒＣ３，Ｃ３１Ｊの第１楽音の同
時発音開始から時間データ「５」の長さの時間が経過し
、“１″レベルの一致信号が出力すると、ステップ５Ｍ
１３に進行し１次いでステップＳＭ３に進行し、ＲＡＭ
５の６ｉ地からキーコードｒｃ３１Ｊと離鍵データ「ｌ
」、即ち、第４図のデータｒｃ３１　、オフ」が読出さ
れる。また、ステップＳＭ４ではＲＡＭ５の７番地が設
定される。そしてステップＳＭ５では、前記離鍵データ
「１」が判断され、ステップＳＭ７に進行して楽音作成
部３に対し、キーコードｒｃ３１」とキーオフ信号が与
えられ、前記第１楽音のうち音高ｒｃ３１」の方の楽音
の放音が停止される０次にステップＳＭ８によりＲＡＭ
５の７番地から時間データｒｌＪが読出され、またステ
ップＳＭ９ではＲＡＭ５の８番地が設定される。そして
、ステップＳＭＩ　Ｏ，ＳＭＩ　ｌにより１前記時間デ
ータｒｌＪがフルアダー３０のＢ入力端子へそのまま人
力し、而してそのとき、へ入力端子には、前回の結果デ
ータの時間データ「５」が入力しているから、フルアダ
ー３０から出力する加算結果データは「６」となり、Ｎ
Ｅラッチ２８にあらたにラッチされるほかに、排他的オ
アゲート２７ノ〜２７ｏへ印加される。そしてステップ
５Ｍ１２に進行し、ｕｐ／ｄｏｗｎカウンタ１７の計数
値が時間データ［６］までアップして“ｌ”の一致信号
が出力するまでの間、前述したステップ５Ｍ１４．５Ｍ
１８．５Ｍ２０，５Ｍ１２．・・・・・・の各処理が繰
返され、而してこの間、前記第１楽音のうち音高ＩＣ３
１Ｊの楽音は消音し、音高「Ｃ３」の楽音のみが発音し
ている。また“ｌ”レベルの一致信号が出力すると、ス
テップ５Ｍ１３に進行し、更にステップＳＭ３に進行す
る。

以上で前記和音の２つの第１楽音に対する再生処理が終
了し、また以後は上述同様にして第２楽ｆｆに対する再
生処理が開始される。而して上述のようにして第１楽音
が再生されているときに、第８図ＣＢ）にしたがって演
奏し、その曲のメロディ情報をＲＡＭ５のＣＨ２に入力
する。

一方、ｆｉ　、ｆｆ途中でリバーススイッチＩＢの操作
により巻戻しを行い１次いで再生放音させている途中で
キー操作を行って、直ちに録音状態へ移行することがで
きる。即ち、ステー２プ５Ｍ１９にてキーオンが判断さ
れ、ステップ５Ｍ２１へ進行し、ｕｒＴ状態へ移るため
の処理が行なわれる。つまりフルアダー３０が一時的に
減算動作を実行し、ＮＥラッチ２８にラッチされている
現在までの累計時間データから、ＲＡＭ５の現在の時間
データを減じた結果を、ＮＥラッチ２８にラッチさせ、
ＰＲラッチ１１へ、このＮＥラッチ２８のラッチデータ
を転送させる。そして、フルアダーを加算動作に戻した
後、減算器１４の減算結果ＲＡＭ５に古き込み、次の番
地に現在キーオンしたキーの押鍵コードを書き込み、更
に番地を１つ進める動作を行うのである。以後第３図の
ＲＭ５に進行する。　次に上述のようにして、ＲＡＭ５
のＣＨＩ、ＣＨ２に夫々録音された第８図（Ａ）、（Ｂ
）の２つの曲をミックスダウン部１０のミックスダウン
処理により合成し、例えば、ＲＡＭ５の第３チヤンネル
（以後ＣＨ３とする）のエリアに録音する処理を説明す
る。第１Ｏ図はそのためのフローチャートを示している
。

先ず、ミックスダウンのためのスイッチをオンすると、
第１０図のフローチャート□のステップＭ１．Ｍ２、Ｍ
３、Ｍ４が夫々実行され、クリア信号の出力によってカ
ウンタ４１．ラッチ（ＮＥＸＴＩ）４６、ラ−／　＋　
（Ｎ　Ｅ　Ｘ　Ｔ　２　）４７、ラッチ（ＬＡＳＴＴ）
４４が共にリセットされる（第９図参照）０次にステッ
プＭ５、Ｍ６の各処理によりアドレスレジスタ部７内の
前記ＣＨＩに対するアドレスカウンタ（ＡＤＲＩと省ａ
ｌｌ）ＣＨ２に対するアドレスカウンタ（ＡＤＲ２と省
略）に夫々、先頭番地（０番地）がプリセットされる０
次にステップＭ７により前記ＣＨ３に対するアドレスカ
ウンタ（ＡＤＲＭと省略）にも先頭番地が設定される。

そして次のステップＭ８では、ラッチ４６のデータとカ
ウンタ４１の計数出力とが一致するか否かが一致回路部
４２にて判断され、而して、いま両者のデータは共に「
０」であり、“ｌ　”レベルの一致信号Ｅｌが出力して
ＣＰＵ２に供給されている、そのためＣＰＵ２は、ステ
ップＭ９の処理を開始させ、減算器４３の結果データ即
ち、カウンタ４１の計数出力「０」からラッチ４４のデ
ータ「０」を減算したデータ「０」をＣＨ３の０番地の
エリアに書込ませる（第１１図参照）０次にカウンタ４
１の計数出力「０」がラッチ４４に設定され、曲回のデ
ータとして保持される（ステップＭＩＯ）、そしてステ
ップＭｌｌでは、を拵記ＡＤＲＭが＋１されて１番地と
なり、而しｆｃＨ３のそのＩＩｋ地に対しＣＨＩの前記
ＡＤＲＩによる０番地のデータｒＮＯＰＪが読出されて
書込まれる（ステップＭ１２）、そして、ＡＤＲＩが＋
１されて１番地を設定されて（ステップＭ１３）、次に
ＣＨＩの１番地の時間データ「Ｏ」が読出されて加算Ｆ
８１！４５のＡ入力端子に印加され、Ｂ入力端子へのラ
ッチ４６の時間データ「０」と加算され、その結果の時
間データ「０」がラッチ４６へ再びラッチされる（ステ
ップＭ１４）、次にＡＤＲＩが＋１されて、２＃地を設
定され（ステップＭ１５）、次にＡＤＲＭが＋１されて
２番地となる（ステップＭ１６）、そしてステップＭ８
に戻る。

次にステップＭ８では依然、“１”の−負信号Ｅｌの出
力中が判断されてステップＭ９に進行１、、、ＲＡＭ５
ｃ７）ＣＨ３の２．％地に減′ｒＩ器４３の減算結果デ
ータｒＯＪが書込まれる。そしてラッチ４４には、再び
カウンタ４１の計数出力「０］がラッチされ（ステップ
ＭＩＯ）、　またＡＤＲＭが＋１されて、３番地を設定
される（ステップＭ１１）　０次にステップＭ１２では
、ＣＨ３のその３番地にＣＨＩの２′＃ｉ地からのデー
タ［Ｃ３゜ＯＮＪが読出されて書込まれ、またＡＤＲＩ
が＋１されて３番地を設定される（ステップＭ１３）０
次にステップＭ１４では、ＣＨＩのその３番地の時間デ
ータ「０」にラッチ４６のラッチデータ「０」を加算部
４５にて加算した結果の時間データ「０」が得られ、ラ
ッチ４６にラッチされる０次にステップＭ１５では、Ａ
ＤＲＩが４番地となり、またステップＭ１６では、ＡＤ
ＲＭが４番地となる。そしてステップＭ８に戻る。

このステップＭ８では依然、°１”の−負信号Ｅ１の出
力が判断され、再びステップＭ９に進行する。そしてス
テップＭ９、ＭＩＯでは夫々。

ＣＨ３の４番地に減算器４３の結果データｒＯＪが、り
込まれ、またラッチ４４にデータ「０」が再びラッチさ
れる。次にステップＭｌｌ、Ｍ１２では５番地を設定さ
れ、次いでその５番地にＣＨＩの４番地からのデータｒ
ｃ３１　、ＯＮＪが読出されて書込まれる０次いでＡＤ
ＲＩが＋１されて５１ＦｔＪ１！！が設定され（ステッ
プＭ１３）、次にステップＭ１４ではラッチ４６にＣＨ
Ｉの５番地からの時間データ「５」が読出されてラッチ
４６の時間データｒＱＪとが加算され、その結果データ
「５」がラッチ４６ヘラツチされる。そして、ステップ
Ｍ１５．Ｍ１６ではＡＤＲｌ、ＡＤＲＭが共に、６番地
を設定されて、ステップＭ８に戻る。

このステップＭ８では、カウンタ４１とラッチ４６のデ
ータの不一致により“０°”の−負信号Ｅ１が判断され
、ステップＭｌ−７に進行する。而してこのステップＭ
１７は、前記ステップＭ８と同様な処理を−ＲＡＭ５の
ＣＨ２に対して実行するものであり、即ち、一致回路部
４２はカウンタ４１の計数出力ｒＱＪとラッチ４７のラ
ッチデータｒ（Ｎとの一致を判断して“ｌ”の＝−負信
号Ｅ２を出力し、ＣＰＵ２へ与える。これにより、ＣＰ
Ｕ２では、ステップＭ１８への進行を指示する。蕊で、
以下のステップＭ１８、Ｍｌ９．Ｍ２Ｏ、Ｍ２１．Ｍ２
２、Ｍ２３、Ｍ２４、Ｍ′２５の各処理は重犯ＣＨＩに
対する各ステップＭ９、ＭＩＯ，Ｍｌ　１．Ｍｌ２．Ｍ
ｌ３、Ｍｌ４．Ｍｌ５、Ｍｌ６と夫々対応してお一す、
ＣＨ２に対してＣＨ１同様な処理が実行される。

即ち、ステップＭ１８ではＣＨ３の６番地に減算器４３
の結果データ「０」が書込まれ、またステップＭ１９で
はラッチ４４にデータｒＱＪが１りびラッチされる。そ
してステップＭ２０．Ｍ２１によりＣＨ３の７番地に対
し第７図に示すＣＨ２の０番地からのデータｒＮＯＰ」
が読出され、書込まれる０次に、ＡＤＲ２が＋１されて
１番地とされ（ステップＭ２２）、　またステップＭ２
３ではＣＨ２のこの１番地の時間データ「４」が読出さ
れて加算部４５においてラッチ４７のデータｒＱＪと加
算され、その結果データ「４」がラッチ４７にラッチさ
れる。そし、てステップＭ２４゜Ｍ２Ｓでは、ＡＤＲ２
が２番地を設定され、またＡＤＲＭは８番地を設定され
１次いでステップＭ１７に戻る。

ステップＭ１７ではカウンタ４１のデータ「０」とラッ
チ４７のラッチデータ「４」との゛不一致により“θ′
”の−負信号Ｅ２が判断され、ステップＭ２６に進行し
てＣＨＩ、ＣＨ２のデータエンドか否かが各チャンネル
のエンドコードの有無によって判断され、而していまデ
ータエンドではなく、ステップＭ２７に進行し、ＣＰＵ
２はカウンタ４１に対し＋１信号を出力してその計数出
力をｒｌＪ　とさせる、そして、ステップＭ８に復帰す
る。

このステップＭ８ではカウンタ４１の計数出力「ｌ」と
ラッチ４６のラッチデータ「０」との不一致が判断され
、ステップＭ１７に進行し、而してこのステップＭ１７
でも不一致が判断され、ステップＭ２６に進行し、更に
ステップＭ２７によりカウンタ４１が＋１されて「２」
となり、ステップＭ８に戻る。

以下、カウンタ４１の値がラッチ４７のデータ「４」と
一致するまでの間、　ｌ１ｉｉ記ステップＭ８、Ｍｌ７
．Ｍ２６、Ｍ２７が夫々２回実行される。

そして、カウンタ４１の（Ｉｆｆが「４」となる。とス
テップＭ８を介し、ステー２プＭ１７では一致が検出さ
れ、ステップＭ１８ではＣＨ３の８番地にカウンタ４１
のデータｆ４・」とう・ツチ４４のデータ「Ｏ」との減
算・結果「４」が書込まれる。またステップＭ１９では
、ラッチ４４−にカウンタ４１の現在値「４」がセット
される０次にステップＭ２０、Ｍ２１ではＣＨ３の９番
地にＣＨ２の２番地からのデータｒＧ３．ＯＮＪが書込
まれ、更にＡＤＲ２が＋１される３番地を設定され（ス
テップＭ２２）、　　またステップＭ２３では、ラッチ
４７にはこのＡＤＲ２の３番地の時間データ「２」がラ
ッチ４７のデータ「４」に加算されてこのラッチ４７に
は、その結果データ「６」がセットされる。そしてステ
ップＭ２４．Ｍ２５、Ｍｌ７．Ｍ２６．Ｍ２７の各処理
後、ステップＭ８に戻る。

以下の動作はト述したことの繰返しであり、第８図（Ａ
）の曲と（Ｂ）の曲との各メロディ進行にしたがった合
成データがＲＡＭ５のＣＨ３に書込まれてゆく、而して
その結果は、第１１図に示す如くである。またステップ
Ｍ２６においてＣＨＩ、ＣＨ２のデータエンドが判断さ
れると。

ステップＭ２ｇに進行し、ＣＨ３のデータの最後にエン
ドマークが書込まれ、ミックスダウン処理が終了する。

更に第８図（Ａ）、（Ｂ）中、数字の０．１、・・・・
・・はカウンタ４１の計数値を示している。

なお、＠記実施例では、メロディ情報等を記憶するメモ
リのチャンネル数を３としたが、４以上であっても良い
、またメモリは１個のメモリを複数チャンネルとして用
いるのではなく２個別に複ｈａけてもよい、更に、各メ
モリエリアの内容ヲミックスダウンして１つのメモリエ
リアに楽音情報を記憶させる場合、もとになる楽音情報
を記憶したメモリエリアに他のメモリエリアのＭＪ音情
報をタイミング情報を調整することにより記憶させても
よい。

〔発明の効果１ 以−に説明したように、この発明は、メモリに記憶され
た楽音情報を逆方向に読み出すことにより楽ｒｆの逆放
音をｎ）能とし、訂正箇所のサーチに要する時間を短縮
できるようにしたこと、及び、このようにして訂正箇所
をみつけたら、この逆放音を解除するだけで１通常の楽
音放音状態に切換り、この通常の楽音放音状態において
、新たに楽Ｂ′ｆ情報の入力を行なうだけで、楽音情報
の訂正が行なえるようにしたことにより、従来の自動演
奏装置に比べて楽音情報の修正を短時間のうちにスムー
ズに行なうことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の電子楽器の全体の回路構
成図、第２図は録音部８の詳細回路図。 第３図はメロディ情報の録ａ処理のフローチャートを示
す図、第４図はＲＡＭ５０ＣＨＩにおける第８図（Ａ）
に示すメロディ情報の記憶状態図。 第５図は再生部９の１１細回路図、第６図（Ａ）、（Ｂ
）は夫々、前記メロディ情報の再生処理のフローチャー
トを示す図、第７図はＲＡＭ５のＣＨ２における第８図
（Ｂ）に示すメロディ情報の記憶状態図、第８図（Ａ）
、（Ｂ）は夫々、２種類の前記メロディ情報の楽譜を示
す図、第９図はミックスダウン部１０の詳細回路図、第
１θ図はミックスダウン処理の動作を説明するフローチ
ャートを示す図、第１１図はミックスダウン処理後のＲ
ＡＭ５のＣＨ３における記憶状態図を示す図である。 ｌ・・・・・・ＳａＳスイッチ部、ＩＡ（ＢＳＷ）・・
・・・・リセットスイッチ、ＩＢ・・・・・・リバース
スイッチ（逆転スイッチ）、ＩＣ・・・・・・レコード
スイッチ、１０・・・・・・エンドスイッチ、２・・・
・・・ＣＰＵ、３・・・・・・楽音作１＆、ｆｆ１ｌ、
４・・・・・・定位制御部、５・・・・・・ＲＡＭ、６
Ｒ１６Ｌ・・・・・・スピーカ、７・・・・・・アドレ
スレジスタ部、８・・・・・・録音部、９・・・・・・
再生部、１０・・・・・・ミックスダウン部、１１・・
・・・・ＰＲラッチ、１４゜４３・・・・・・減算器、
１７・・・・・・ｕ　ｐ　／　ｄ　ｏ　ｗ　ｎカウンタ
、１８・・・・・・テンポ発振器、１９・・・・・・テ
ンポボリューム、２１．２２．２６・・・・・・フリッ
プフロップ、２８・・・・・・ＮＥラッチ、３０・・・
・・・フルアダー、４１・・・・・・カウンタ、４２・
・・・・・一致回路部、４４゜４６．４７・・・・・・
ラッチ、４５・・・・・・加算部、ＢＳＷ・・・・・・
順転スイッチ、ＣＳＷ・・・・・・テンポ加速スイッチ
、ＤＳＷ・・・・・・スローテンポスイッチ、ＥＳＷ・
・・・・・テンポストップスイッチ、ＦＳＷ・・・・・
・ノーマルスイッチ、ＣＨＩ、ＣＨ２、ＣＨ３・・・・
・・ＲＡＭ５の各チャンネル。 特許出願人　カシオ計ｎ機株式会社 第１− 第４図 第　６　図（Ｂ） 第７図 第１１

Claims (1)

1. 【特許請求の範囲】 楽音情報入力手段から入力される、音高情報と発音の開
   始又は停止を示すオンオフ情報とから成る楽音情報と、
   この楽音情報に基づいて楽音を発生させるタイミングを
   示すタイミング情報とを記憶する記憶手段と、 この記憶手段から上記楽音情報とタイミング情報とを読
   み出す読出手段と、 上記記憶手段のアドレスを後退させるアドレス後退手段
   と、 このアドレス後退手段による上記記憶手段のアドレスの
   後退中及び、このアドレス後退手段による上記記憶手段
   のアドレスの後退が解除された後の上記楽音情報とタイ
   ミング情報とを順次読み出すよう上記読出手段を制御す
   る読出制御手段と、この読出制御手段の制御に基づき上
   記読出手段が上記記憶手段から上記楽音情報とタイミン
   グ情報とを読み出している際の上記楽音情報入力手段か
   らの新たな楽音情報の入力の有無を検出する検出手段と
   、 この検出手段により上記新たな楽音情報の入力が検出さ
   れると、即座にこの新たな楽音情報とタイミング情報と
   を記憶するよう上記記憶手段を制御する記憶制御手段と
   、 を具備したことを特徴とする自動演奏装置。