JPH01315822A - ランダムアクセスｆｉｆｏメモリ - Google Patents
ランダムアクセスｆｉｆｏメモリInfo
- Publication number
- JPH01315822A JPH01315822A JP63149182A JP14918288A JPH01315822A JP H01315822 A JPH01315822 A JP H01315822A JP 63149182 A JP63149182 A JP 63149182A JP 14918288 A JP14918288 A JP 14918288A JP H01315822 A JPH01315822 A JP H01315822A
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- JP
- Japan
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- data
- address
- fifo memory
- fifo
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 44
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000003139 buffering effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル通信分野におけるデータメモリに利
用される。
用される。
本発明は、ディジタル通信の同期通信方式における信号
のクロスコネクト （タイムスロットの入れ換えンを実
現するためのデータメモリに関し、特に、ランダムアク
セスを実現したランダムアクセスＦＩＦＯメモリに関す
る。
のクロスコネクト （タイムスロットの入れ換えンを実
現するためのデータメモリに関し、特に、ランダムアク
セスを実現したランダムアクセスＦＩＦＯメモリに関す
る。
本発明は、先に書き込んだデータから先に読み出すＦＩ
ＦＯメモリにおいて、 前記ＦＩＦＯメモリを複数個備え、人力データの書込み
アドレスの指定に従ってその一つに選択的に書き込み、
出力データを読出しアドレスの指定に従ってその一つか
ら選択的に読み出せるようにすることにより、 ランダムアクセスＦＩＦＯメモリを実現したものである
。
ＦＯメモリにおいて、 前記ＦＩＦＯメモリを複数個備え、人力データの書込み
アドレスの指定に従ってその一つに選択的に書き込み、
出力データを読出しアドレスの指定に従ってその一つか
ら選択的に読み出せるようにすることにより、 ランダムアクセスＦＩＦＯメモリを実現したものである
。
従来、この種のデータメモリとしては、一つのアドレス
に対してｌワードの記憶領域が対応づけられたＲＡＭ
（ランダムアクセスメモリ）を用いることとな、ってい
た。
に対してｌワードの記憶領域が対応づけられたＲＡＭ
（ランダムアクセスメモリ）を用いることとな、ってい
た。
前述した従来のデータメモリは、一つのアドレスに対し
て１ワードの記憶領域しか対応づけられていないため、
１フレーム内に多重化された各信号チャネルのデータ速
度が、一定の場合にはうまく機能するが、各信号チャネ
ルのデータ速度が時間的に変動する場合には複数のフレ
ームにわたるバッファリング手段をもたないため、デー
タの重複あるいは欠落が生じ正しく機能しないという欠
点がある。
て１ワードの記憶領域しか対応づけられていないため、
１フレーム内に多重化された各信号チャネルのデータ速
度が、一定の場合にはうまく機能するが、各信号チャネ
ルのデータ速度が時間的に変動する場合には複数のフレ
ームにわたるバッファリング手段をもたないため、デー
タの重複あるいは欠落が生じ正しく機能しないという欠
点がある。
本発明の目的は、前記の欠点を除去することにより、時
間的にデータ速度の変動する多重化信号のクロスコネク
トを容易に実現できるようにした、ランダムアクセスＦ
ＩＦＯメそりを提供することにある。
間的にデータ速度の変動する多重化信号のクロスコネク
トを容易に実現できるようにした、ランダムアクセスＦ
ＩＦＯメそりを提供することにある。
本発明は、複数のＦＩＦＯメモリと、書込みアドレスの
指定に従って人力データを前記ＦＩＦＯメモリの一つに
選択的に書き込む選択書込み制御回路と、読出しアドレ
スの指定に従って前記ＦＩＦＯメモリの一つから出力デ
ータを選択的に読み出す選択読出し制御回路とを備えた
ことを特徴とする。
指定に従って人力データを前記ＦＩＦＯメモリの一つに
選択的に書き込む選択書込み制御回路と、読出しアドレ
スの指定に従って前記ＦＩＦＯメモリの一つから出力デ
ータを選択的に読み出す選択読出し制御回路とを備えた
ことを特徴とする。
選択書込み制御回路は、書込みアドレスの指定に従って
一つのＦＩＦＯメモリに入力データを書き込む。そして
、選択読出し制御回路は、読出しアドレスの指定に従っ
て一つのＦＩＦＯメモリから出力データを読み出す。
一つのＦＩＦＯメモリに入力データを書き込む。そして
、選択読出し制御回路は、読出しアドレスの指定に従っ
て一つのＦＩＦＯメモリから出力データを読み出す。
従って、書込アドレスならびに読出しアドレスを指定す
ることによって、ランダムにアクセスすることが可能と
なる。これにより、本発明のランダムアクセスＦＩＦＯ
メモリをデータメモリとして用いた場合には、時間的に
データ速度の変動する多重化信号のクロスコネクトを容
易に実現することができる。
ることによって、ランダムにアクセスすることが可能と
なる。これにより、本発明のランダムアクセスＦＩＦＯ
メモリをデータメモリとして用いた場合には、時間的に
データ速度の変動する多重化信号のクロスコネクトを容
易に実現することができる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック構成図である
。
。
本実施例は、複数のＦＩＦＯメモリ１〜ｎと、書込みア
ドレス３１の指定に従って入力データ２１をＦＩＦＯメ
モリ１〜ｎの一つに選択的に書き込む選択書込み制御回
路１１と、読出しアドレス３２の指定に従ってＦＩＦＯ
メモリ１〜ηの一つから出力データ２２を選択的に読み
出す選択読出し制御回路１２とを備えている。
ドレス３１の指定に従って入力データ２１をＦＩＦＯメ
モリ１〜ｎの一つに選択的に書き込む選択書込み制御回
路１１と、読出しアドレス３２の指定に従ってＦＩＦＯ
メモリ１〜ηの一つから出力データ２２を選択的に読み
出す選択読出し制御回路１２とを備えている。
本発明の特徴は、第１図において、複数のＦＩＦＯメモ
リ１〜ｎと、選択書込み制御回路１１と、選択読出し制
御回路１２とを設けたことにある。
リ１〜ｎと、選択書込み制御回路１１と、選択読出し制
御回路１２とを設けたことにある。
次に、第２図に示す説明図を参照して本実施例の動作に
ついて説明する。
ついて説明する。
いま、５個のＦＩＦＯメモリ１〜５を用いて、図に示す
ような入力データ２１０時間順序を並べかえて図に示す
ような出力データ２２に変換することを考える。ここで
、ａ、ｂ、ｃ、ｄ、ｅは信号チャネルを、Ｈはフレーム
の先頭を表しており、各チャネルごとにデータ速度が時
間的に変動している。
ような入力データ２１０時間順序を並べかえて図に示す
ような出力データ２２に変換することを考える。ここで
、ａ、ｂ、ｃ、ｄ、ｅは信号チャネルを、Ｈはフレーム
の先頭を表しており、各チャネルごとにデータ速度が時
間的に変動している。
入力データ２１として図示の系列が与えられたとき、ａ
、ａＳｂ、ｃ、ｄＳｅに対応させて、書込みアドレス３
１に１．１．２．３．４．５を順次与えると、選択書込
み制御回路１１の制御により、各チャネルデータはＦＩ
ＦＯメモリ１〜５に第２図に示すように各先着順にそれ
ぞれ書き込まれる。
、ａＳｂ、ｃ、ｄＳｅに対応させて、書込みアドレス３
１に１．１．２．３．４．５を順次与えると、選択書込
み制御回路１１の制御により、各チャネルデータはＦＩ
ＦＯメモリ１〜５に第２図に示すように各先着順にそれ
ぞれ書き込まれる。
一方、読出し側においては、出力データ２２に示す所望
の順序ｂＳａ、ｅ、ｄ、ｃに対応して、読出しアドレス
３２に、２．１．５．４．３を順次与えると、選択読出
し制御回路１２の制御によりＦＩＦＯメモリ２、ＦＩＦ
○メモリ１、 、ＦＩＦＯメモリ３がランダムアクセス
され、所望の順序で出力データ２２を得ることができ、
クロスコネクトが実現できる。
の順序ｂＳａ、ｅ、ｄ、ｃに対応して、読出しアドレス
３２に、２．１．５．４．３を順次与えると、選択読出
し制御回路１２の制御によりＦＩＦＯメモリ２、ＦＩＦ
○メモリ１、 、ＦＩＦＯメモリ３がランダムアクセス
され、所望の順序で出力データ２２を得ることができ、
クロスコネクトが実現できる。
なお、従来例のデータメモリは、第２図においてＦＩＦ
Ｏメモリ１〜５が各１ワ一ド分しかない場合に相当して
おり、第２図のように人力データ２１の各チャネルのデ
ータ速度が時間的に変動した場合には、データの重ね書
き、または不足が発生し、正しい動作を行うことができ
ないことは明らかである。なお各ＦＩＦＯメモ！Ｊ ｌ
−ｎはその容量が必ずしも等しくなくともよい。
Ｏメモリ１〜５が各１ワ一ド分しかない場合に相当して
おり、第２図のように人力データ２１の各チャネルのデ
ータ速度が時間的に変動した場合には、データの重ね書
き、または不足が発生し、正しい動作を行うことができ
ないことは明らかである。なお各ＦＩＦＯメモ！Ｊ ｌ
−ｎはその容量が必ずしも等しくなくともよい。
以上説明したように、本発明は、複数のＦＩＦＯメモリ
に対し、書込みアドレス人力の指定に従って入力データ
をこのＦＩＦＯメモリの一つに選択的に書き込み、読出
しアドレス人力の指定に従ってこのＦＩＦＯメモリの一
つから出力データを選択的に読み出すことができ、ラン
ダムにアクセスできるランダムアクセスＦＩＦＯメモリ
を実現できる効果がある。
に対し、書込みアドレス人力の指定に従って入力データ
をこのＦＩＦＯメモリの一つに選択的に書き込み、読出
しアドレス人力の指定に従ってこのＦＩＦＯメモリの一
つから出力データを選択的に読み出すことができ、ラン
ダムにアクセスできるランダムアクセスＦＩＦＯメモリ
を実現できる効果がある。
従って、本発明のランダムアクセスＦＩＦＯメモリをデ
ータメモリとして用いることにより、時間的にデータ速
度の変動する多重化信号のクロスコネクトを容易に実現
でき、その効果は大である。
ータメモリとして用いることにより、時間的にデータ速
度の変動する多重化信号のクロスコネクトを容易に実現
でき、その効果は大である。
第１図は本発明の一実施例を示すブロック構成図。
第２図はその動作を示す説明図。
１〜ｎ・・・ＦＩＦＯメモリ、１１・・・選択書込み制
御回路、１２・・・選択読出し制御回路、２１・・・人
力データ、２２・・・出力データ、３１・・・書込みア
ドレス、３２・・・読出シアトレス、ａ−ｅ・・・信号
チャネノペＨ・・・フレームの先頭。
御回路、１２・・・選択読出し制御回路、２１・・・人
力データ、２２・・・出力データ、３１・・・書込みア
ドレス、３２・・・読出シアトレス、ａ−ｅ・・・信号
チャネノペＨ・・・フレームの先頭。
Claims (1)
- 【特許請求の範囲】 １、複数のＦＩＦＯメモリ（１〜ｎ）と、 書込みアドレスの指定に従って入力データを前記ＦＩＦ
Ｏメモリの一つに選択的に書き込む選択書込み制御回路
（１１）と、 読出しアドレスの指定に従って前記ＦＩＦＯメモリの一
つから出力データを選択的に読み出す選択読出し制御回
路（１２）と を備えたことを特徴とするランダムアクセスＦＩＦＯメ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149182A JPH01315822A (ja) | 1988-06-15 | 1988-06-15 | ランダムアクセスｆｉｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149182A JPH01315822A (ja) | 1988-06-15 | 1988-06-15 | ランダムアクセスｆｉｆｏメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01315822A true JPH01315822A (ja) | 1989-12-20 |
Family
ID=15469592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63149182A Pending JPH01315822A (ja) | 1988-06-15 | 1988-06-15 | ランダムアクセスｆｉｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01315822A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128215A (en) * | 1978-03-28 | 1979-10-04 | Nec Corp | Buffer memory unit |
| JPS5837740A (ja) * | 1981-08-31 | 1983-03-05 | Nippon Telegr & Teleph Corp <Ntt> | バツフアメモリ制御方式 |
-
1988
- 1988-06-15 JP JP63149182A patent/JPH01315822A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128215A (en) * | 1978-03-28 | 1979-10-04 | Nec Corp | Buffer memory unit |
| JPS5837740A (ja) * | 1981-08-31 | 1983-03-05 | Nippon Telegr & Teleph Corp <Ntt> | バツフアメモリ制御方式 |
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