JPS63304794A - 並列展開形時分割スイッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、回線または回線束の方路を設定するための時
分割スイッチ回路に係り、特に、大容量の回線または回
線束の方路設定に好適な並列展開形時分割スイッチ回路
に関する。

〔従来の技術〕

従来の並列展開形時分割スイッを回路としては。

ＮＴＴ発行、研究実用化報告、２９巻、１１号（１９８
０年）、第１９５２頁から第１９５３頁において論じて
られているような構成形式がある。

並列展開形時分割形スイッチ回路は、構成方法が複雑に
なるもののノンブロック接続特性を常に満足しつつ収容
回線数の増大が図れる。従来技術では、前記文献で述べ
られているように、’［’５ＳＩ（Ｔｉｍｅ　５ｌｏｔ
　５ｅｑｕｅｎｏｅ　Ｉｎｔｅｇｒｉｔ７　：　　回線
編集後に１回線内のビット列順序が保存されること）を
保証するために、通常、時分割スイッチにダブルバッフ
ァメモリ形式を用いる。ダブルバッファメモリの実現方
法としては、「直列形式」と「並列形式」の２種類があ
り、後者の方がメモリの動作速度がより低速でもスイッ
チ動作が可能なため、収容回線数が大きい場合には、「
並列形式」が有利である。この事から、収容回線数の増
大を図る並列展開形時分割スイッチ回路では、「並列形
式」のダブルバッファメモリ形式がとられている。

〔発明が解決しようとする問題点〕

上記従来技術では、ｎ並列の並列展開形時分割スイッを
回路を構成する際に、データの読み出し側でデータメモ
リのアクセスする際の競合を防ぐため、ｎ並列のハイウ
ェイに対して各々ｎ個のデータメモリを配分している。

従って、ｎ並列では。

ダブルバッファメモリ形式によつ℃データメモリ数が２
倍になる事を含めると、必要なデータメモリの総数は２
ＸｎＸｎ個となる。このため、スイッチ回路がコスト高
になるという問題がある。

本発明の目的は、スイッチ回路を構成するデータメモリ
数を少な（し、経済性の良い並列展開形時分割スイッチ
回路を提供する事にある。

〔問題点を解決するための手段〕

上記目的は、各々がｎ本の入力側のハイウェイに１対１
で対応するｎ個のデータメモリとｎ個の制御メモリの出
力信号から適時１系統の信号を選択するセレクタよりな
るｎ　＋　１個のメモリモジュールと、該メモリモジュ
ールの中の１個を順次選択してｎ本の入力側のハイウェ
イのデータをシーケンシャルに書き込むよう制御する書
き込み制御回路と、書き込み動作中のメモリモジュール
を除くｎ個のメモリモジュールからｎ本の出力側ハイウ
ェイにデータを選択出力するｎ個のセレクタとを設げる
事により達成される。

〔作用〕

書き込み制御回路は、ｎ　＋　１個のメモリモジュール
の中から１個を順次選び、ｎ本の入力側ハイウェイのデ
ータをシーケンシャルに書き込む。ここで、メモリモジ
ュールがｎ本の入力側ハイウェイと１対１で対応するよ
うにｎ個のデータメモリで構成゛されているため、入力
してきた全てのデータを記憶する事ができる。読み出し
動作は、残りのｎ個のメモリモジュール対して実行され
、メモリモジュール内のセレクタによって、出力側のｎ
本のハイウェイのデータの出力順序をそれぞれ記憶した
制御メモリに１対１対応で接続され、該制御メモリのデ
ータに従って読み出される。さらに、出力側ハイウェイ
に接続あるｎ個のセレクタは、各々に１対１で対応する
制御メモリを選択したメモリモジュールの信号を選択し
、出力側ハイウェイに出力する。

メモリモジュールはｎ　＋　１個あり、ある特定のメモ
リモジュールに着目するならば、メモリモジュールの動
作の位相は、等分の期間を有するｎ＋１のフェーズに分
かれ、そのうちの１つのフェーズは書き込み動作で、残
るｎのフェーズが読み出しの動作となる。ここで、メモ
リモジュール内のセレクタによりＣｎ個の制御メモリを
第１番目から第ｎ番目について順次選択する事により、
ｎのフェーズでｎ本のハイウェイに対して、書き込み動
作時に記憶したデータを任意に読み出すことができる。

従って、書き込み動作において、メモリモジュールを順
次選択する方法、および読み出し動作において制御メモ
リを順次選択する方法が常に一定規則によっている限り
、ＴＳＳＩは保存され、かつノンブロックのスイッチ特
性が実現できる。

〔実施例〕

以下１本発明の一実施例を図面を参照して説明する。

第１図は、本発明の第１実施例に係る並列展開形時分割
スイッチ回路の構成図である。本実施例の並列展開形時
分割スイッチ回路は、八イウエイ１　（ＨＷｌ　）およ
びハイウェイ２（ＨＩ３）に入力してきたデータを一時
記憶するメモリモジュール４１〜４３と、メモリモジュ
ール４１〜４３の書き込み動作を制御する書き込み制御
回路６１と、メモリモジュール４１〜４３からの読み出
し動作を制御する制御メモリ２１〜２２と、メモリモジ
ュール４１〜４３からの出力から、出力側ハイウェイ１
（ＨＷ１’）およびハイウェイ２（ＨＷ２’）にデータ
を選択出力するセレクタ１４および１５より構成する。

さらに上述のメモリモジュール４１〜４３は、メモリモ
ジュール４１については、ＨＷｌのデータを記憶するデ
ータメモリ１、ＨＩ３のデータを記憶するデータメモリ
２、制御メモリ２１〜２２かもの制御信号から１系統の
信号を選択し前記データメモリ１．２に印加するセレク
タ１１より構成する。またメモリモジュール４２につい
ては、ＨＷｌのデータを記憶するデータメモリ５、ＨＩ
３のデータを記憶するデータメモリ４、制御メモリ２１
〜２２からの制御信号から１系統の信号を選択し、前記
データメモリ３．４に印加するセレクタ１２より構成す
る。さらにメモリモジュール４３＆Ｃついては、ＨＷｌ
のデータを記憶するデータメモリ５、ＨＩ３のデータを
記憶するデータメモリ６、制御メモリ２１〜２２からの
制御信号から１系統の信号を選択し前記データメモリ５
，６に印加するセレクタ１３より構成する。

次に、本実施例の動作を第２図のタイムチャートを用い
て説明する。以下、タイムスロットの入れ換え動作を行
う上での、時間的な基本周期をフレームと称する。

あるフレームにおいて、メモリモジュール４１は書き込
み状態にあり、データメモリ１および２は、各々スイッ
チ入力側のＨＷｌのデータ書き込み動作、ＨＩ３のデー
タ書き込み動作の状態にある。データメモリ１，２への
書き込み動作は、書き込み制御回路３１の制御信号に従
って、データメモリのアドレスの先頭よりシーケンシャ
ルに実行される。このとき、データメモリ３，４はセレ
クタ１５への読み出し動作、データメモリ５．６はセレ
クタ１４への読み出し状態にある。セレクタ１４および
１５への読み出し動作は、セレクタ１４への読み出しア
ドレスの指定情報を記憶する制御メモリ２１および、セ
レクタ１５への読み出しアドレスの指定情報を記憶する
制御メモリ２２からの出力制御信号から、各々、セレク
タ１５によって選択された制御メモリ２１の出力制御信
号およびセレクタ１２により【選択された制御メモリ２
２の出力制御信号に従って、ランダムに実行される。こ
れが第２図における、フレーム１での動作である。

次に、上述のフレーム１での動作が終了した後、メモリ
モジュール４２が書き込み状態となり、データメモリ５
および４に対して、各々、ＨＷｌ：ｔｄよびＨＩ３のデ
ータを、フレーム１の場合と同様に書き込む。また、メ
モリモジュール４３および４１は、各々、セレクタ１５
およびセレクタ１４への読み出し動作を行う。このとき
、メモリモジュール４３およびメモリモジュール４１は
、各々、制御メモリ２２および制御メモリ２１からの制
御信号に従って、ランダムな読み出し動作を行う。

これが、第２図におけるフレーム２での動作である。フ
レーム２での動作の終了後、フレーム３では、メモリモ
ジュール４３が書き込み状態となり、またメモリモジュ
ール４１および４２が、各々。

セレクタ１５およびセレクタ１４への読み出し動作とな
る。実際の動作は１以上の、フレーム１〜フレーム５の
動作を周期的に繰り返す。

以上述べたような動作により、あるフレームにおいて例
えばデータメモリ１，２に書き込まれたデータは、次の
フレームにおいて制御メモリ２１の読み出し制御情報に
従ってデータメモリ１から読み出されたのち、セレクタ
１４を通ってＨＷ１’に出力され、２フレーム後に、制
御メモリ２２の読み出し制御情報に従ってデータメモリ
２から読み出されたのち、セレクタ１５を通ってＨＷ　
２’に出力される。従って、ノンブロック特性を保持し
、かつＴＳＳＩを保証したまま、並列展開形時分割スイ
ッチ回路を構成するデータメモリ数を、従来技術による
８個から、６個へと本発明によって減少させる事が可能
となる。

第３図は、本発明の第２実施例に係る並列展開形時分割
スイッチ回路の構成図である。本実施例は２並列の場合
である。本実施例の並列展開形時分割スイッチ回路は、
ＨＷｌおよびＨＩ３に入力してきたデータを一時記憶す
るメモリモジュール１４１〜１４６と該メモリモジュー
ル１４１〜１４３の書き込み動作を制御する書き込み制
御回路３１と、メモリモジュール１４１〜１４３からの
読み出し動作を制御する制御メモ９２１．２２と、メモ
リモジュール１４１〜１４３からの出力から、ＨＷ１’
　　およびＩ（Ｗ　２’にデータを選択出力するセレク
タ１１４および１１５より構成する。

書き込み制御回路３１および制御メモリ２１．２２は第
１実施例と同様のものである。ただし、本実施例では、
メモリモジュール１４１は、ＨＷｌおよびＨＩ３のデー
タを記憶するデータメモリ１〜２と制御メモリ２１．２
２の出力制御信号から１系統を選択するセレクタ１１に
加えて、データメモリ１，２からの出力データから１系
統のデータを選択して、セレクタ１１４，１１５に出力
するセレクタ１１６を設けている。同様に、メモリモジ
ュール１４２は、データメモリ３，４とセレクタ１２と
セレクタ１１７より構成され、メモリモジュール１４３
は、データメモリ５，６とセレクタ１５とセレクタ１１
８より構成される。

本実施例の動作は、第１実施例と同様であり、第２図の
タイムチャートどおりの動作をする。本実施例の特徴は
、メモリモジ為−ル内にセレクタ１１５．１１７，１１
８を夫々設けた事により、メモリモジュールと出力側ハ
イウェイに接続するセレクタ１１４，１１５へのわたり
の信号線を減らす事が可能な点である。

以上の２つの実施例はｎ　＝　２、すなわち、２並列の
場合であるが、本発明はこれ等に限定されるものではな
く、ｎ≧３の場合でも有効に作用する事は言うまでもな
い。

〔発明の効果〕

本発明によれば、ｎ並列の並列展開形時分割スイッチ回
路において、データメモリの数を従来技術による２Ｘｎ
２個からｎ２＋ｎ個に減少ささせる事ができ、回路を経
済的に構成できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例に係る２並列展開形時分割
スイッチ回路の構成図、第２図は動作タイミングチャー
ト、第３図は本発明の第２実施例に係る２並列展開形時
分割スイッチ回路の構成図である。 １〜６・・・・・・データメモリ、１１〜１５，１１４
〜１１８・・・・・・セレクタ、２１．２２・・・・・
・制御メモリ、５１・・・・・・書き込み制御回路、４
１〜４３，１４１〜１４３・・・・・・メモリモジュー
ル。

Claims (1)

1. 【特許請求の範囲】 １、入力するｎ（ｎ：２以上の整数）本の多重化レベル
   のハイウェイの中の、任意のハイウェイの任意のタイム
   スロットのデータを、出力するｎ本の多重化レベルのハ
   イウェイの中の、任意のハイウェイの任意のタイムスロ
   ットに入れ替える並列展開形時分割スイッチ回路におい
   て、出力側のハイウェイに各々が１対１で対応しつつ出
   力データ列を制御するｎ個の制御メモリと、各々がｎ本
   の入力側のハイウェイに対応しつつデータを一時記憶す
   るｎ個のデータメモリおよび該ｎ個の制御メモリの出力
   信号から適時１系統の信号を選択するセレクタよりなる
   ｎ＋１個のメモリモジュールと、該メモリモジュールの
   中の１個を順次選択し入力側のハイウェイのデータをシ
   ーケンシャルに書き込むよう制御する書き込み制御回路
   と、書き込み動作中のメモリモジュールを除くｎ個のメ
   モリモジュールからｎ本の出力側ハイウェイにデータを
   順次選択出力する１個のセレクタより構成される事を特
   徴とする並列展開形時分割スイッチ回路。 ２、前記各メモリモジュールは、ｎ個のデータメモリの
   ｎ系統の出力データから１系統の出力データを選択して
   出力側ハイウェイにデータを選択出力する前記セレクタ
   に印加するセレクタを備えることを特徴とする特許請求
   の範囲第１項記載の並列展開形時分割スイッチ回路。