JPH01316849A - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
- Publication number
- JPH01316849A JPH01316849A JP63149400A JP14940088A JPH01316849A JP H01316849 A JPH01316849 A JP H01316849A JP 63149400 A JP63149400 A JP 63149400A JP 14940088 A JP14940088 A JP 14940088A JP H01316849 A JPH01316849 A JP H01316849A
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- address
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- Pending
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデータの開始バイトアドレスとデータバイト
幅とデータ整列方向が指定されてデータ開始バイトアド
レスから始まる指定バイト幅のデータを指定の整列方向
に整えて外部に供給するキャッシュメモリ装置に関する
ものである。
幅とデータ整列方向が指定されてデータ開始バイトアド
レスから始まる指定バイト幅のデータを指定の整列方向
に整えて外部に供給するキャッシュメモリ装置に関する
ものである。
第２図は従来のキャッシュメモリ装置の構成を示すブロ
ック図である。図において、１はデータアドレス上位ビ
ットを保持するアドレス上位ビットレジスタで周知の連
想記憶方式のアソシアティブディレクトリメモリ部で構
成される。２はアドレス加算器、３はアドレス加算器２
の出力ビット１９〜２８をデータアドレス中位ビットと
して保持する偶数境界アドレスレジスタ、４はデータ開
始バイトアドレスの中位ビット１９〜２８を保持する奇
数境界アドレスレジスタ、５はデータ開始バイトアドレ
スの下位３ビツトを保持するデータアドレス下位ビット
レジスタ、６はキャッシュメモリのデータ部において予
め定めた記憶領域内の偶数番目の偶数境界アドレスに位
置するデータを格納する偶数境界メモリであり、このメ
モリ６はこの例では境界アドレスは４バイト単位として
いる。７は上記記憶領域内の奇数番目の奇数境界アドレ
スに位置するデータを格納する奇数境界メモリ、８は偶
数境界メモリ６と奇数境界メモリ７とから同時に読み出
されたデータをデータ開始バイトアドレスから順に４バ
イトに整列するデータ整列回路、９はデータ整列回路８
の出力を保持するデータレジスタである。
ック図である。図において、１はデータアドレス上位ビ
ットを保持するアドレス上位ビットレジスタで周知の連
想記憶方式のアソシアティブディレクトリメモリ部で構
成される。２はアドレス加算器、３はアドレス加算器２
の出力ビット１９〜２８をデータアドレス中位ビットと
して保持する偶数境界アドレスレジスタ、４はデータ開
始バイトアドレスの中位ビット１９〜２８を保持する奇
数境界アドレスレジスタ、５はデータ開始バイトアドレ
スの下位３ビツトを保持するデータアドレス下位ビット
レジスタ、６はキャッシュメモリのデータ部において予
め定めた記憶領域内の偶数番目の偶数境界アドレスに位
置するデータを格納する偶数境界メモリであり、このメ
モリ６はこの例では境界アドレスは４バイト単位として
いる。７は上記記憶領域内の奇数番目の奇数境界アドレ
スに位置するデータを格納する奇数境界メモリ、８は偶
数境界メモリ６と奇数境界メモリ７とから同時に読み出
されたデータをデータ開始バイトアドレスから順に４バ
イトに整列するデータ整列回路、９はデータ整列回路８
の出力を保持するデータレジスタである。
次に動作について説明する。
データ要求元（例えば演算装置）より送られて来たデー
タ開始バイトアドレスは、アドレス上位ビットレジスタ
１にデータアドレスの上位ビット、奇数境界のアドレス
レジスタ３にデータアドレスの中位ビット、アドレス下
位ビットレジスタ５にデータアドレスの下位３ビツトと
してそれぞれセットされる。偶数境界アドレスレジスタ
３には、アドレスの加算器２で上記データ開始バイトア
ドレスにそのアドレスのビット２９を加篩して得られる
アドレスがデータアドレスの中位ビットとしてセットさ
れる。偶数境界アドレスレジスタ３は偶数境界アドレス
を偶数境界メモリ６に送り、奇数境界アドレスレジスタ
４は奇数境界アドレスを奇数境界メモリ７に送り、これ
により各データの読み出しが同時に行なわれる。例えば
データ開始バイトアドレスがｒｏｏ０１０６Ｊ番地（１
６進数）の場合、奇数境界アドレスレジスタ４は奇数境
界メモリ７のｒｏｏｏ１０４Ｊ番地から始まる４バイト
のデータを読み出し、偶数境界アドレスレジスタ３は偶
数境界メモリ６のｒｏｏｏ１０８Ｊ番地から始まる４バ
イトのデータを読み出すことになる。この様にして２つ
の独立した境界アドレスレジスタ３，４により指定され
たデータは、常にデータ開始バイトを含む境界アドレス
内のデニタとデータが境界をまたがる時にはそれに引き
続く次の境界アドレス内のデータで構成されることにな
る。この例ではアドレスｒｏ００１０４Ｊからアドレス
ｒｏｏｏ１０ＢＪまでの８バイトである。各境界メモリ
６．７から読み出されたデータは、データ整列回路８上
に送られ、データアドレス下位ビットレジスタ５の出力
でデータ開始バイトアドレスから始まる４バイト（この
例では０Ｏ０１０６から０００１０９）が選択され、デ
ータレジスタ９に送られる。
タ開始バイトアドレスは、アドレス上位ビットレジスタ
１にデータアドレスの上位ビット、奇数境界のアドレス
レジスタ３にデータアドレスの中位ビット、アドレス下
位ビットレジスタ５にデータアドレスの下位３ビツトと
してそれぞれセットされる。偶数境界アドレスレジスタ
３には、アドレスの加算器２で上記データ開始バイトア
ドレスにそのアドレスのビット２９を加篩して得られる
アドレスがデータアドレスの中位ビットとしてセットさ
れる。偶数境界アドレスレジスタ３は偶数境界アドレス
を偶数境界メモリ６に送り、奇数境界アドレスレジスタ
４は奇数境界アドレスを奇数境界メモリ７に送り、これ
により各データの読み出しが同時に行なわれる。例えば
データ開始バイトアドレスがｒｏｏ０１０６Ｊ番地（１
６進数）の場合、奇数境界アドレスレジスタ４は奇数境
界メモリ７のｒｏｏｏ１０４Ｊ番地から始まる４バイト
のデータを読み出し、偶数境界アドレスレジスタ３は偶
数境界メモリ６のｒｏｏｏ１０８Ｊ番地から始まる４バ
イトのデータを読み出すことになる。この様にして２つ
の独立した境界アドレスレジスタ３，４により指定され
たデータは、常にデータ開始バイトを含む境界アドレス
内のデニタとデータが境界をまたがる時にはそれに引き
続く次の境界アドレス内のデータで構成されることにな
る。この例ではアドレスｒｏ００１０４Ｊからアドレス
ｒｏｏｏ１０ＢＪまでの８バイトである。各境界メモリ
６．７から読み出されたデータは、データ整列回路８上
に送られ、データアドレス下位ビットレジスタ５の出力
でデータ開始バイトアドレスから始まる４バイト（この
例では０Ｏ０１０６から０００１０９）が選択され、デ
ータレジスタ９に送られる。
従来のキャッシュメモリ装置においては、上述したよう
にデータが読み出され、例えば演算装置に送られるが、
演算装置におけるバイト演算やハフワード演算などのよ
うに演算内容によっては上記読み出しデータの整列方向
が適切でない場合があり、したがってこのような場合に
は演算装置内の演算機能によりデータの再整列を行なっ
た後、所定の演算を行なう必要があり、このため演算処
理性能を低下させるという問題点あり、また、その性能
を低下させないためにデータの再整列を行なう回路を別
に設けた場合はコスト高になるという問題点があった。
にデータが読み出され、例えば演算装置に送られるが、
演算装置におけるバイト演算やハフワード演算などのよ
うに演算内容によっては上記読み出しデータの整列方向
が適切でない場合があり、したがってこのような場合に
は演算装置内の演算機能によりデータの再整列を行なっ
た後、所定の演算を行なう必要があり、このため演算処
理性能を低下させるという問題点あり、また、その性能
を低下させないためにデータの再整列を行なう回路を別
に設けた場合はコスト高になるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、演算内容に適したデータ幅およびデータの整
列方向を与えることにより演算処理装置の演算処理性能
の向上を図り、また、データの再整列を行なう回路を別
に設ける必要をなくすることにより、低価格化を図れる
キャッシュメモリ装置を得ることを目的とする。
たもので、演算内容に適したデータ幅およびデータの整
列方向を与えることにより演算処理装置の演算処理性能
の向上を図り、また、データの再整列を行なう回路を別
に設ける必要をなくすることにより、低価格化を図れる
キャッシュメモリ装置を得ることを目的とする。
この発明に係るキャッシュメモリ装置は、データ処理を
開始するデータ開始バイトアドレスにデータバイト幅指
定ビットおよびデータ整列制御ビットを付加した制御情
報により、データ整列回路１２から読み出されるデータ
を指定のデータ幅および指定の整列方向に整えるデータ
整列制御回路１３を備えたことを特徴とするものである
。
開始するデータ開始バイトアドレスにデータバイト幅指
定ビットおよびデータ整列制御ビットを付加した制御情
報により、データ整列回路１２から読み出されるデータ
を指定のデータ幅および指定の整列方向に整えるデータ
整列制御回路１３を備えたことを特徴とするものである
。
データ整列制御回路１３は、データ整列回路１２を上記
制御情報により制御し、データ整列回路１２から読み出
されるデータを指定のデータ幅および指定の整列方向に
整える。したがって、データ整列回路１２から読み出さ
れたデータは演算装置などの演算処理に適したものとす
る。
制御情報により制御し、データ整列回路１２から読み出
されるデータを指定のデータ幅および指定の整列方向に
整える。したがって、データ整列回路１２から読み出さ
れたデータは演算装置などの演算処理に適したものとす
る。
第１図はこの発明の一実施例に係るキャッシュメモリ装
置の構成を示すブロック図である。第１図において、第
２図に示す構成要素に対応するものには同一の参照符を
付し、その説明を省略する。
置の構成を示すブロック図である。第１図において、第
２図に示す構成要素に対応するものには同一の参照符を
付し、その説明を省略する。
第１図において、１０はデータのバイト幅を指定するた
めのデータバイト幅指定ビットを保持するデータバイト
幅指定レジスタ、１１はデータの整列方向を指示するた
めのデータ整列制御ビットを保持する整列方向指示レジ
スタ、１２は偶数境界メモリ６と奇数境界メモリ７とか
ら同時に読み出されたデータをデータ開始バイトアドレ
スから順に上記データバイト幅指定ビット（指定バイト
数）およびデータ整列制御ビット（指定方向）の制御情
報に従って整列し、指定バイト数を越えるバイト部分に
は論理ｒＯＪを充填するデータ整列回路である。１３は
データバイト幅指定レジスタ１０と整列方向指示レジス
タ１１とデータアドレス下位ビットレジスタ５との各出
力信号を解読し、データ整列回路１２から読み出される
データを指定のデータ幅および指定の整列方向に整える
ため、データ整列制御信号１４にデータ整列制御信号を
、ゼロ充填制御信号線１５〜１７にゼロ充填制御信号を
それぞれ生成するデータ整列制御回路である。
めのデータバイト幅指定ビットを保持するデータバイト
幅指定レジスタ、１１はデータの整列方向を指示するた
めのデータ整列制御ビットを保持する整列方向指示レジ
スタ、１２は偶数境界メモリ６と奇数境界メモリ７とか
ら同時に読み出されたデータをデータ開始バイトアドレ
スから順に上記データバイト幅指定ビット（指定バイト
数）およびデータ整列制御ビット（指定方向）の制御情
報に従って整列し、指定バイト数を越えるバイト部分に
は論理ｒＯＪを充填するデータ整列回路である。１３は
データバイト幅指定レジスタ１０と整列方向指示レジス
タ１１とデータアドレス下位ビットレジスタ５との各出
力信号を解読し、データ整列回路１２から読み出される
データを指定のデータ幅および指定の整列方向に整える
ため、データ整列制御信号１４にデータ整列制御信号を
、ゼロ充填制御信号線１５〜１７にゼロ充填制御信号を
それぞれ生成するデータ整列制御回路である。
次に本実施例の動作について説明する。
データ要求元（例えば演算装置）より送られて来たデー
タ開始バイトアドレスと、データバイト幅指定および整
列方向指定の各情報とは、データアドレス上位ビットレ
ジスタ１にデータアドレスの上位ビット、奇数境界アド
レスレジスタ４にデータアドレスの中位ビット、アドレ
ス下位ビットレジスタ５にデータアドレスの下位３ビツ
ト、データバイト幅指定レジスタ１０にデータバイト幅
、および整列方向指定レジスタ１１に整列方向（この例
では左詰めを「０」、右詰めを「１」とする。）として
それぞれ設定される。それと、同時にアドレス加算器２
でデータ開始バイトアドレスにそのアドレスのビット２
９を加算して得られるアドレスが、偶数境界アドレスレ
ジスタ３にデータアドレス中位ビットに設定される。
タ開始バイトアドレスと、データバイト幅指定および整
列方向指定の各情報とは、データアドレス上位ビットレ
ジスタ１にデータアドレスの上位ビット、奇数境界アド
レスレジスタ４にデータアドレスの中位ビット、アドレ
ス下位ビットレジスタ５にデータアドレスの下位３ビツ
ト、データバイト幅指定レジスタ１０にデータバイト幅
、および整列方向指定レジスタ１１に整列方向（この例
では左詰めを「０」、右詰めを「１」とする。）として
それぞれ設定される。それと、同時にアドレス加算器２
でデータ開始バイトアドレスにそのアドレスのビット２
９を加算して得られるアドレスが、偶数境界アドレスレ
ジスタ３にデータアドレス中位ビットに設定される。
偶数境界アドレスレジスタ３は偶数境界メモリ６に偶数
境界アドレスを送り、奇数境界アドレスレジスタ４は奇
数境界メモリ７に奇数境界アドレスを送り、メモリ６．
７に対するデータの読み出しが同時に行なわれる。例え
ばデータの開始バイトアドレスがｒ０００１０６Ｊ
（１６進数）、データ幅指定が「２」、整列方向が「１
」 （右詰め）の場合、データアドレス下位ピットレジ
スタ５には「１１０」、データ幅指定レジスタ１ｏには
データアドレス下位ピットレジスタ５の出ツノ、データ
整列制御信号線１４のデータ整列制御信号により４バイ
トのデータとして上位バイトからデータバイトアドレス
ｒｏｏ０１０８Ｊ、ｒｏｏ０１０９Ｊ、ｒｏｏ０１０６
Ｊ、ｌびｒｏｏ０１０７Ｊのデータを選択し、上位２バ
イトについてはゼロ充填制御信号線１５．１６のゼロ充
填制御信号によりｒＯＪを充填する制御がなされる。デ
ータ整列回路１２からのデータは、データレジスタ９に
送出され保持され、演算装置に送られる。
境界アドレスを送り、奇数境界アドレスレジスタ４は奇
数境界メモリ７に奇数境界アドレスを送り、メモリ６．
７に対するデータの読み出しが同時に行なわれる。例え
ばデータの開始バイトアドレスがｒ０００１０６Ｊ
（１６進数）、データ幅指定が「２」、整列方向が「１
」 （右詰め）の場合、データアドレス下位ピットレジ
スタ５には「１１０」、データ幅指定レジスタ１ｏには
データアドレス下位ピットレジスタ５の出ツノ、データ
整列制御信号線１４のデータ整列制御信号により４バイ
トのデータとして上位バイトからデータバイトアドレス
ｒｏｏ０１０８Ｊ、ｒｏｏ０１０９Ｊ、ｒｏｏ０１０６
Ｊ、ｌびｒｏｏ０１０７Ｊのデータを選択し、上位２バ
イトについてはゼロ充填制御信号線１５．１６のゼロ充
填制御信号によりｒＯＪを充填する制御がなされる。デ
ータ整列回路１２からのデータは、データレジスタ９に
送出され保持され、演算装置に送られる。
上記実施例によれば、データ開始バイトアドレスにデー
タバイト幅指定ビットおよび整列制御ビットを付加し、
キャッシュメモリ装置内にデータバイト幅指定ビットと
整列制御ビットとデータ開始バイトアドレス下位ビット
とを解読し、データ整列回路を制御するとともに、指定
バイト幅を越えるバイト部分にゼロを充填する制御を行
なうデータ整列制御回路を含み構成したので、キャッシ
ュメモリ装置から読み出されるデータは演算装置の演算
処理に適したデータの形式に指定され、演算処理の性能
を向上させることができる。
タバイト幅指定ビットおよび整列制御ビットを付加し、
キャッシュメモリ装置内にデータバイト幅指定ビットと
整列制御ビットとデータ開始バイトアドレス下位ビット
とを解読し、データ整列回路を制御するとともに、指定
バイト幅を越えるバイト部分にゼロを充填する制御を行
なうデータ整列制御回路を含み構成したので、キャッシ
ュメモリ装置から読み出されるデータは演算装置の演算
処理に適したデータの形式に指定され、演算処理の性能
を向上させることができる。
なお、上記実施例ではデータ幅を４バイトとしたが、そ
れに限ることはなく、また、各レジスタのピッ長や境界
アドレスの単位はいずれであってもこの発明の本質とは
直接関係しない。
れに限ることはなく、また、各レジスタのピッ長や境界
アドレスの単位はいずれであってもこの発明の本質とは
直接関係しない。
以上のように本発明によれば、データ開始バイトアドレ
スにデータバイト幅指定ビットおよびデ−タ整列制御ビ
ットを付加した制御情報によりデータ整列回路から読み
出されるデータを指定のデータ幅および指定の整列方向
に整えるデータ整列制御回路を設けて構成したので、演
算処理などに供給されるデータは演算処理に適したデー
タ幅および整列方向により、これにより演算処理性能が
向上し、また、データの再整列を行なう回路を別に設け
る必要がなくなり、低価格化が図れるという効果が得ら
れる。
スにデータバイト幅指定ビットおよびデ−タ整列制御ビ
ットを付加した制御情報によりデータ整列回路から読み
出されるデータを指定のデータ幅および指定の整列方向
に整えるデータ整列制御回路を設けて構成したので、演
算処理などに供給されるデータは演算処理に適したデー
タ幅および整列方向により、これにより演算処理性能が
向上し、また、データの再整列を行なう回路を別に設け
る必要がなくなり、低価格化が図れるという効果が得ら
れる。
第１図はこの発明の一実施例に係るキャッシュメモリ装
置の構成を示すブロック図、第２図は従来のキャッシュ
メモリ装置の構成を示すブロック図である。 ６・・・・・・偶数境界メモリ、７・・・・・・奇数境
界メモリ、１２・・・・・・データ整列回路、１３・・
・・・・データ整列制御回路。
置の構成を示すブロック図、第２図は従来のキャッシュ
メモリ装置の構成を示すブロック図である。 ６・・・・・・偶数境界メモリ、７・・・・・・奇数境
界メモリ、１２・・・・・・データ整列回路、１３・・
・・・・データ整列制御回路。
Claims (1)
- 【特許請求の範囲】 予め定めた記憶領域内の偶数番目の境界アドレスに位置
するデータを格納する偶数境界メモリと、上記記憶領域
内の奇数番目の境界アドレスに位置するデータを格納す
る奇数境界メモリと、上記各メモリからデータを読み出
し所定の状態にデータを整列して出力するデータ整列回
路とを備えたキャッシュメモリ装置において、 データ処理を開始するデータ開始バイトアドレスにデー
タバイト幅指定ビットおよびデータ整列制御ビットを付
加した制御情報により上記データ整列回路から読み出さ
れるデータを指定のデータ幅および指定の整列方向に整
えるデータ整列制御回路を設けたことを特徴とするキャ
ッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149400A JPH01316849A (ja) | 1988-06-17 | 1988-06-17 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149400A JPH01316849A (ja) | 1988-06-17 | 1988-06-17 | キャッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01316849A true JPH01316849A (ja) | 1989-12-21 |
Family
ID=15474305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63149400A Pending JPH01316849A (ja) | 1988-06-17 | 1988-06-17 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01316849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557768A (en) * | 1993-07-28 | 1996-09-17 | International Business Machines Corporation | Functional pipelined virtual multiport cache memory with plural access during a single cycle |
-
1988
- 1988-06-17 JP JP63149400A patent/JPH01316849A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557768A (en) * | 1993-07-28 | 1996-09-17 | International Business Machines Corporation | Functional pipelined virtual multiport cache memory with plural access during a single cycle |
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