JPS60200287A - 記憶装置 - Google Patents

記憶装置

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JPS60200287A
JPS60200287A JP59055273A JP5527384A JPS60200287A JP S60200287 A JPS60200287 A JP S60200287A JP 59055273 A JP59055273 A JP 59055273A JP 5527384 A JP5527384 A JP 5527384A JP S60200287 A JPS60200287 A JP S60200287A
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JP
Japan
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address
bit
bits
word
memory
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JP59055273A
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光男 斎藤
健 相川
秋夫 森
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • G—PHYSICS
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    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は画像ディスプレイ装置等に使用される記憶装置
に関する。
〔発明の技術的背景とその問題点〕
画像ディスプレイには様々な図形１文学部が表示される
が、これらの図形１文字を構成するドツトデータをメモ
リからアクセス（書き込み・読み出し）する場合１図形
の種類により１度にアクセスすべきドツト数は異なるも
のである。例えば文字１画像イメージ尋を表示する際に
は、１文字あるいは画像イメージを構成する全てのドツ
トを１度にアクセスしたいが％直線１円等の幾何学図形
を表示する際冨＝はこれらの直線１円が除々に描かれる
様に１ドツトずつアクセスした方が人間の観察者には分
り易い。ところが、従来の記憶装置Ｃ：おいては、１つ
のアドレスに対応して複数ビットから成る１ワードを同
時ｆニアクセス出来るものはあったが、そのアクセス可
能なビット数（ビット幅）は固定されていた。そのため
この固定されたビット幅より狭い幅でアクセスするため
には、一旦ｌワード内の全ビットを読み出して必要々ビ
ット幅の部分のみ書き換えて、それ以外の部分は元のま
まにしておき、再び書きもどす必要があった。
つまりこの方法では書き換えの際の手屓が面倒な上に処
理Ｃ：時間がかかるという欠点があった。一方、１ビツ
トずつアクセスする様にメモリを構成することも出来る
が、この場合には複数ビットを同時にアクセスしたい際
Ｉ：も、１ビツト毎しかアクセス出来ないので時間がか
かるという欠点があった。これらの欠点を取り除くもの
として特開昭５７−１７９９８２　号公報が知られＣい
る。これは１ワードをｎビットずつ分割して１ワード中
の全ビットあるいは一部分ビットを各々書き換え可能な
メモリ装置で、その構成図を第１図（ａ）　（ｂ）に示
す。第１図（ａ）において１１は書き込み、読み出しの
単位がｎビット（ｎ＝　１　、２　、３．・）　（７）
記憶回路、１２ハＮビツト（Ｎ＝／ｘｎ　、　ｌ＝２．
３．４・・）のデータ入力端子、１３は１２より入力さ
れたＮビットデータからｎビットを選択するデータ選択
回路、１４は書き込み指示信号とＮビット全てを書き換
えるのかＮビット中のどのｎビットを書き換えるのかを
指示する制御信号の入力端子、１５は１１のアドレス情
報の入力端子、１６は１４より入力される制御４６号（
：基いて７種類のデータ選択信号を１３へ出力すると共
に１１へ書き込み指示信号と１種類の内部アドレス（ワ
ード中のｎビット分のアドレス）を１回出力する内部ア
ドレス発生回路、１７は出力端子である。記憶回路１１
では第１図（ｂ）　ｔ：示すように、アドレスｉの１ワ
ードＮビツトはｎビット毎Ｃ二分割され、アドレ、；＜
ｔ＋ｏ　、ｔ−ｚ　、　ｉ＋（ｔ−１）の７個のアドレ
スに記憶されている。先ずアドレスｉ　（１）　１ワー
ドＮビツトを全て書き換える場合は。
内部アドレス発生回路１６は入力端子１４の制御（＆号
５二基き、１種類の内部アドレスとｌ種類のデータ選択
信号を順次対応して１１と］３へ出力するとともに書き
込み指示信号を１回記憶回路１１へ出力する事Ｃ：より
記憶回路１１中のアドレス量のＮビットが全て書き換わ
るものである。しかし、Ｎビット全て書き換えたい際に
もｎビットずつ順次書き換えるので時間がかかり非効率
的である。次にアドレス１の１ワードＮビツト中のｎビ
ットだけを書き換える場合には、１４の制御信号に基金
内部アドレス発生回路１６は、１Ｈ類のデータ選択信号
とアドレス１中の特定の内部アドレスを順次対応して１
回発生し、１３と１１へ出力するとともに書き込み指示
信号を１回１１へ出力、する。この場合Ｃ二は、記憶回
路１１のアドレス量中の特定のｎビットーニデータ選択
回路１３より出力されたｎビット分のデータが１回書き
込まれて最後Ｉ：書き込まれた１回目のｎビット分デー
タが記憶されるので非常に効率が悪−６又、この引例で
はアドレス情報の他に、内部アドレス信号、データ選択
信号、書き込み指示信号を入力しなければならず、これ
らを同期する制御も複雑であった゛。
〔発明の目的〕
本発明の目的は１ワード中の所鼠のビットのアクセスを
高速に行なう事が可能となる記憶装置な提供することＣ
二ある。
〔発明の概要〕
本発明はアドレスを指定することによりワード単位Ｃ：
アクセス可能なメモリと、ワード内のアクセスすべきビ
ット数を指示するビット数指示信号線と、このメモリ内
のワードを指定するアドレスをワード内のアクセスすべ
きビット数に応じて選択的（二前記メモリへ出力する選
択手段と、この選択手段に入力される前記アドレスの一
部分により前記ワード内のアクセスすべきビットに指示
信号を出力する指示手段とを備え、ワード内の全てのビ
ットをアクセスする場合は前記選択手段は前記アドレス
を全て出力し、ワード内の一部のビットのみアクセスす
る場合は前記選択手段は前記アドレスの一部分を出力し
前記指示手段は前記・選択手段から出力されなかった前
記アドレスの他の部分な入力するものである。
〔発明の効果゛〕
本発明によれば、記憶装置においてデータをアクセスす
る際に、１ワード中の所望のビットが一度にアクセス出
来るので、処理時間が短縮化され。
効率が向上する。
〔発明の実施例〕
以下１本発明の一実施例を図面を参照して説明する。
第２図は本発明の一実施例の構成図であり、これらはデ
ィスプレイＣ二接続された画像発生装置に内蔵される。
この第２図Ｃ：おいて、２１はディスプレイに表示する
ためのドツトデータを収容するメモリであり、これは連
続する１６個のドツトを１ワードとして同時に書き込み
及び読み出し可能であるとともに１ワードを構成する任
意の１ビツト（ｌドツトデータに対応）単位での書き込
みが可能である。
本実施例ではメモリ２】は４にワード×１６ビツトで構
成される。ｎは図示しないＣＰＵより送られた１６ビツ
）（Ａｏ−’ｔｓ）のアドレスをアクセスすべきビット
数（ビット幅）に従って選択的に切換出力するマルチプ
レクサである。このマルチプレクサ４はアクセスすべき
ビット幅が１６ビツト（ワード単位）の場合は４〜Ａ１
１までを、又、１ビツトの場合はへ〜へ、をメモリ２１
へ出力する。すなわち。
１６ビツト幅アクセスの場合はＣＰＵより＾〜へ、をつ
かってワードアドレスが、また１ビツト幅アクセスの場
合は＾〜＾、をっかってワードアドレスがそれぞれ送ら
れてくる。また１ビツトの場合ｌ：おいては、下位のア
ドレスへ〜＾はへ〜’１１　で指定されたワードアドレ
ス中のアクセスすべきビット位置の選択に利用される。
羽はデコーダであり。
１ビツト幅のアクセスの場合ｌニマルチプレクサ匹から
アドレス九〜＾を入力し、このアドレス内容により、Ａ
４〜Ａ１．で指定された１６個のビット（１ワード）の
中でアクセスすべき１個のビットを指定するための書込
制御信号を出力する。２４はレジスタであり、１６ビツ
ト幅のアクセスの場合に必要とする書込制御信号を得る
ために用いられる。６は入出力回路であり、几／Ｗ信号
線四の指示Ｃより、データバスを通して送られたデータ
をメモリ２１へ送り、又はメモリη内のデータを読み出
すものである。書き込み指示信号が与えられた際に。
１６ビツト幅の場合は１６ビツト分の全データをその菫
まメモリ２】のビット（Ｄｏ〜Ｄ８．）へ送り、１ビツ
ト幅の場合は、データバスより送られた同一の１６ビツ
ト分データを、メモリ２１の全ビット（Ｄｏ〜Ｄｓｓ）
へ送る。怒は後述するビット幅指示信号線、２７はイン
バータである。
第３図はメモリ２１の内部構成図であり、小メモリ＃０
〜＃１５より構成され、この各々ロニライトエネーブル
信号線ｗｇｏ〜ｗｉ１５．データ線Ｄｏ−Ｄ＋ｄ）”接
続されている。この各小メモリは４に分のアドレスの付
された４に個のビットから構成され同一アドレスが供給
される。すなわち、各ワードの各ビットは夫々独立な小
メモリ１；収容されている。
次に本実施例の動作をデータの書き込みＩ：ついて述べ
る。図示しないＣＰＵよりアドレス九〜へ。
が送られたものとする。先ずビット幅指示信号線２６Ｃ
；より１６ビツト幅を指示する信号（これを信号“１″
とする）が図示しないＣＰＵより入力されると、マルチ
プレクサｎはアドレス〜〜”１１　のみをメモリ２】へ
出力する。（尚、アドレスＡ□〜Ａ１゜は用いられない
。このアドレス搗〜へ１　によりメモリ２］内の該当ワ
ードが選ばれる。ビット幅指示信号線がへ入力された信
号“１′はレジスタ囚へ送られる。レジスタ囚は信号“
１”を入力するとメモリ２１内の小メモリ＃０〜＃１５
に各々接続されているライトエネーブル信号線の全てを
ＯＮにする。データバスＣ二は図示しないＣＰＵより１
６ビツト分のデータが送られ、入出力回路３へ与えられ
る。この入出力回路５はＲ／Ｗ信号ＩＩにより書き込み
指示信号を入力することにより、データバスより受け取
った１６ビツト分のデータをメモリ２】の１６ビツト（
ＤＱ、Ｄ１５）へ入れる。この１６ビツト（へ〜へ、）
のデータ信号は小メモリ＃０〜＃１５へ送られるが、こ
れらの小メモリには各々ライトエネーブル信号が入力さ
れている丸めデータが書き込まれる。
次に図示しないＣＰＵよりビット幅指示信号線脚を通し
て１ビツト幅を指示する信号（これを１Ｈ号“０″とす
る。）が入力された場合ｆ；ついて述べる。この場合マ
ルチプレクサｎはワードアドレス＾〜Ａ１ｍ　のみをメ
モリ２１へ出力し、又、アドレスの下位部分であるビッ
トアドレスへ〜Ａ、はデコーダ羽へ送られる。ビット幅
指示信号線局より入力された信号“Ｏ”はインバータ７
で反転されて信号“１′となりデコーダるへ送られる。
したがって、デコーダるは、入力したアドレス視〜＾を
解読し対応するライ１ト工ネーブル信号（ＷＨＯ−ＷＥ
　１５の内の１つ）をＯＮにする。一方。
該当する１ビツトを二書込むべきデータはデータバスを
通して同一データが１６ビツト分同時番−送られる。入
出力回路δはＲ／Ｗ信号線四より書き込み指示信号に従
って１６ビツト分の同一データをメモリ２】の１６ビツ
ト（Ｄｏ〜Ｄｓｉ　）へ入れる。
小メモリ＃０〜＃１５には、各々同一データがＤ０〜Ｄ
ｌｌｌ　より入力されるが、ライトエネーブル信号が供
給されているのは小メモリ＃０〜＃１５の内の１つだけ
である。その１つの小メモリｃ：おいて。
ワードアドレス入〜ＡＩ６　の該当ビットｌニデータが
書き込才れる。
第４図は本実施例で用いられるアドレスの一例を示す図
である。第４図（ａ）は１ビツト幅アクセスの場合に用
いられるアドレスデータの構成図である。上位部分＾〜
Ａ４　の内容はメモリ２１のワードアドレスであるが、
この例ではアドレス１３のワードがアクセスすべきもの
であることを示している。
下位部分電〜Ａ３の内容はワード内のアクセスすべき１
ビツトを指示する。具体的には小メモリの内で、どの１
つの小メモリを選ぶかを示す（ライトエネーブル信号Ｗ
ＥＯ〜ＷＥ１５の内で、どの１つをＯＮするかを示す）
もので図示の場合＃４の小メモリへ接続されたＷＥ４が
ＯＮされる。これをワードとビット漫の位置に置き換え
ると４番目のビットＣニデータが書き込談れる。
本実施例Ｃ：おいては、アクセスすべきビット幅を１６
ビツトと１ビツトのみとしたが、勿論これのみに限られ
るわけではなく、２ビツト幅、４ビット幅等色々と適用
出来る。第４図（ｂ）はワード内の２ビツト幅アクセス
を行った場合に利用するアドレスの一構成例を表す図で
ある。この場合、アドレス＾〜ＡＩ４　の内容によりワ
ードアドレスカ示すれ、ＡＯ−Ａｔによりビットアドレ
スすなわち０Ｎ−ｉべき２本のライトエネーブル信号線
が示される。
（尚へ、は不要となる。）この例では小メモリ中のアド
レス１３のビットを示しており、九〜４の内容はＷＥ７
とＷＥ＆のライトエネーブル信号線をＯＮすることを示
している。これをワードとビットとの位置で置き換ると
、アドレス１３の左端から４番目の２ビツト分（正確に
は７番目と８番目のビット）を示すものである。この２
ビツト幅分のアクセスの場合には、データバスに２ビツ
ト分データが送られるが、（この場合、同一の２ビツト
分データが８ｆｆｉ送られてもよいし１組でもよい。）
第２図の入出力回路５はメモリ２１の（Ｄｏ　Ｄｔ）　
ｌ（ＤｔＤｓ）〜（Ｄｔ４　ＤｌＢ　）に各々この２ビ
ツト分データを入れる。
第５図は２ビツト幅と１ビツト幅のアクセスの場合に切
換えて使用可能なデコーダるの内部構成図である。信号
線間より入力される信号が“ｌ′の場合は２ビット＠’
、”ｏ”の場合１−Ｌ　］ビット幅を指定するものであ
る。グジウンドされたセレクタ３１に信号“０”が゛入
力されるとデコーダには信号″０′、が送られる。セレ
クタ３１に信号“ｌ”が入力されるとデコーダ＆＝はア
ドレス九が送られる。
例えばアドレスへ氏九として“Ｏｏｏ“が人力されると
デコーダからはＷＨＯのみＯＮされるが、ゲートにより
メモリへはＷＥＯ，ＷＥＩの２本がＯＮされる。所望の
複数ビット幅にアクセスする場合も同様に構成すること
ができる。
本発明は上記実施例に限られるものではなく、メモリ内
に記憶されたデータを読み出す場合にも適用出来る。こ
の場合の動作は、第２図において几／Ｗ信号線四が読み
出し指示信号な入出力回路５へ与える。この入出力回路
５へはデコーダ羽へ出力されているアドレス人、〜Ａａ
も与えられる（ｌビット幅の場合λ書き込みの際と同様
にアドレス出力線２８Ｃ；より小メモリ＃０〜＃１５の
該当アドレスビットが選ばれるが、入出力回路部はアド
レス＾〜＾で示される１ビツトデータのみをＤ０〜ＤＩ
ｌｌ線の１つを通じて読み出しデータバスへ送る。アド
レス＾〜もが入出力回路６へ出力される様子は第２図に
は示されていないが、単にアドレス出力線邦によって選
ばれた小メモリ＃０〜＃１５の１６ビツト分データを稀
〜Ｄ１１１　を通じて出力するだけでもよい。
尚０本実施例では書き込みの際にデコーダによりライト
エネーブル信号を制御しているが、チップセレクト信号
を制御するものでもよい。
以上要するに本発明はその要旨を逸脱しない範囲で種々
変形して利用できる。
【図面の簡単な説明】
第１図は従来例の回路構成図、第２図は本発明の一実施
例の構成図、第３図は本発明におけるメモリの内部構成
図、第４図は本発明においてアドレスとビット及びワー
ドとの位置関係を示す図。 第５図は２ビット幅アクセスの場合のデコーダの内部構
成図である。 ２１・・・メモＩＪ　２２・・・マルチプレクサ３・・
・デコーダ　囚・・・レジスタ ５・・・入出力回路　局・・・ビット幅指示信号線が・
・・インバータ　２８・・・アドレス出力線器・・・Ｒ
，／Ｗ信号線 代理人弁理士　則近憲佑（ほか１名） 第１図 ・・・　ｊｌ ？トレス１３　・ ｔ’ｓ＞　Ｊ　” ？トしスー／３［Ｄ　・１・　１　１　１　１第２図 第３図

Claims (1)

    【特許請求の範囲】
  1. アクセスすべきワードを指定するためのアドレスが共通
    Ｃ：供給されるとともｆ工夫々独立なデータ入出力信号
    線及び書き込み制御信号線を備えた複数の小メモリで構
    成されｌワードを構成する複数のビットのデータな各小
    メモリに分散して記憶するメモリと、このメモリに対し
    ワード単位の書き込みを指示するだめの第１の指示信号
    又は各ワードを構成する少なくとも１ビツトを単位とす
    る書き込みを指示するための第２の指示信号を供給する
    ためのビット幅指示手段と、前記メモリの書き込みすべ
    きワードを指定するためのアドレス、このアドレスで指
    定されたワード内の書き込みすべきビットを指定するた
    めのビットアドレス及び書き込みデータを供給する手段
    と、前記ビット幅指示手段により供給された第１の指示
    信号Ｃ二応答して前記小メモリの書き込み制御信号線の
    全てに書き込み制御信号を出力し第２の指示信号に応答
    して前記ビットアドレス１：対応する書き込み制御信号
    線のみに書き込み制御信号を出力するための書き込み制
    御手段とを備えたことを特徴とする記憶装置。
JP59055273A 1984-03-24 1984-03-24 記憶装置 Pending JPS60200287A (ja)

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EP (1) EP0156316B1 (ja)
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