JPH0131696B2 - - Google Patents

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JPH0131696B2
JPH0131696B2 JP58045334A JP4533483A JPH0131696B2 JP H0131696 B2 JPH0131696 B2 JP H0131696B2 JP 58045334 A JP58045334 A JP 58045334A JP 4533483 A JP4533483 A JP 4533483A JP H0131696 B2 JPH0131696 B2 JP H0131696B2
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JP
Japan
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circuit
lead
fuse
identification
integrated circuit
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Application number
JP58045334A
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JPS58170034A (ja
Inventor
Shii Baashunei Rametsushu
Jei Sutorein Robaato
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Fairchild Semiconductor Corp
Original Assignee
Fairchild Camera and Instrument Corp
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Publication date
Application filed by Fairchild Camera and Instrument Corp filed Critical Fairchild Camera and Instrument Corp
Publication of JPS58170034A publication Critical patent/JPS58170034A/ja
Publication of JPH0131696B2 publication Critical patent/JPH0131696B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
    • H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
    • H10W20/494—Fuses, i.e. interconnections changeable from conductive to non-conductive changeable by the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00—Marks applied to devices, e.g. for alignment or identification
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00—Marks applied to devices, e.g. for alignment or identification
    • H10W46/601—Marks applied to devices, e.g. for alignment or identification for use after dicing

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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は集積回路に関するものであつて、更に
詳細には、冗長な部分を接続させることによつて
修復した集積回路を識別する事などの為に特定の
方法で処理した集積回路を識別する技術に関する
ものである。
超LSI集積回路の集積度が間断なく増加してい
る。同時に製造技術における改良がなされ、集積
回路上において一層小型のコンポーネントを製造
することが可能となり、従つて与えられた寸法の
集積回路上に一層多くのデバイスを形成すること
が可能とされている。歩留りを改善するために、
昨今の幾つかの集積回路においては冗長部分を設
けてあり、集積回路の一部が動作不能状態である
ことがわかつた場合にこの様な冗長部分を使用し
て補うということが成されている。これらの冗長
乃至は重複した回路部分は集積回路の欠陥部分に
置換して使用されるものであり、その様な集積回
路に対し適宜の接続を行なつた後に完全に動作可
能な製品として販売される。
この様な集積回路装置の製造及び販売における
１つの主要な問題は、集積回路がパツケージされ
た後においては修復した事の事実がユーザに取つ
て探知することが不可能な場合があるということ
である。高度の信頼性を要求する集積回路のユー
ザの中には、集積回路の冗長乃至は重複部分にお
ける信頼性には疑問があるとの考えからこの様な
冗長乃至は重複部分を使用することを好まないユ
ーザも存在する。この様に、ユーザが冗長乃至は
重複部分を好まない場合もあるので集積回路の製
造業者は回路内にこの様な冗長乃至は重複部分を
包合させることを躊躇する向きもある。
本発明は、以上の点に鑑み成されたものであつ
て、顧客に対してその集積回路が修復されたもの
であるという事の事実を透明な状態にしておくと
共に修復した集積回路を識別することの可能な技
術を提供することを目的とする。本発明によれ
ば、パツケージを行なつた後においても修復した
集積回路を検知することが可能であり、従つて集
積回路に冗長乃至は重複部分を包含させて集積回
路を製造することを可能とし、その様な回路を修
復の有無に関係なく販売することを可能とする。
本発明の１形態においては、修復した集積回路の
識別は、集積回路の１個又はそれ以上のピンが通
常の動作範囲を超えた異常な特性を与えるという
事によつてなされる。従つて、集積回路の通常の
動作状態においては、集積回路の全部があたかも
修復されていないが如くに動作する。しかしなが
ら、集積回路の１個以上のピンが通常の動作範囲
を超えた場合には、そのピンが修復された集積回
路の場合には修復されていない集積回路と異なつ
た動作を示すものである。更に一般的に説明する
と、本発明は、ユーザの観点からは全く同一に機
能するものであるが特定の集積回路を識別するこ
との可能な汎用技術を提供するものである。
本発明の１形態においては、集積回路が修復さ
れたものであるかいなかを表わす識別信号を供給
することの可能な装置を提供するものであつて、
前記装置が、所定の動作電圧範囲を有する集積回
路に接続した第１接続体と、電圧源に接続する為
の前記集積回路に接続されている第２接続体と、
前記第１接続体及び前記第２接続体の一方に接続
されている溶融手段であつて前記溶融手段が第１
状態にある場合に導通路を提供し且つ前記溶融手
段が第２状態にある場合には導通路を提供しない
溶融手段と、前記溶融手段へ接続されると共に前
記第１接続体及び前記第２接続体の他方に接続さ
れている回路手段とを有しており、前記所定の動
作範囲を超えたテスト電圧を前記第１接続体へ印
加した場合に、前記溶融手段が元のままである場
合には第１信号が発生され、前記溶融手段が元の
状態のままでない場合には第２信号が発生される
事を特徴とするものである。
以下、添付の図面を参考に、本発明の具体的実
施の態様について詳細に説明する。第１図は本発
明の１実施例を示したものであつて、第１図に示
した如く、本発明回路はTTL PINとして示した
第１接続体１０を有しており、第１接続体１０
は、通常、集積回路内のその他の回路要素へ接続
されている。例えば、接続体１０は集積回路へ又
は集積回路から伝達されるTTLレベル又はその
他の低レベル信号を伝達する為の配線の場合があ
る。配線１０へ接続してダイオード接続された２
個のトランジスタＴ１及びＴ２が設けられてい
る。トランジスタＴ１のソース及びドレインはト
ランジスタＴ２と配線１０との間に接続されてい
る。トランジスタＴ１のゲートは配線１０へ接続
されている。トランジスタＴ２のソース及びドレ
インはトランジスタＴ１とヒユーズＦ１の間に接
続されており、一方そのゲートはトランジスタＴ
１及びトランジスタＴ２との間に接続されてい
る。溶融手段Ｆ１はトランジスタＴ２と電圧源
Vccとの間に接続されている。好適実施例におい
ては、溶融手段Ｆ１はレーザを使用して焼切るこ
との可能な金属／ドープしたポリシリコンヒユー
ズ又は集積回路において使用される適宜のその他
の公知のヒユーズで構成することが可能である。
典型的なヒユーズの例を第４図に示してある。ト
ランジスタＴ１及びトランジスタＴ２はエンハン
スメント型トランジスタであり、従つて本回路が
通常の動作を行なう場合には、TTL PINの配線
１０と電圧源Vccとの間には導通路は形成されな
い。しかしながら、配線１０に印加される電圧が
電圧源の電圧Vccよりも２個のスレツシユホール
ド電圧分だけ高い場合には、ヒユーズＦ１が焼切
られていない場合にはトランジスタＴ１及びＴ２
を介して電流が流れる。この様な電流を使用して
集積回路が第１状態にあること、例えばその集積
回路が修復されていないということを表わすこと
が可能である。
集積回路が修復された後においては、ヒユーズ
Ｆ１が焼切られているので、配線１０へ電源電圧
Vccの電圧よりも２個のスレツシユホールド電圧
分よりも大きな電圧を印加したとしてもトランジ
スタＴ１及びトランジスタＴ２を介して電流が流
れることはない。第１図から明らかな如く、トラ
ンジスタの特定のスレツシユホールド電圧に依存
すると共にヒユーズＦ１の状態を検知する為のテ
スト電圧が配線１０に接続されている回路の通常
の動作範囲を超えたものであることを確保する為
に配線１０に印加される通常の動作電圧に依存し
て所望数のトランジスタＴ１及びＴ２を使用する
ことが可能である。
第１図に示した回路の特定の動作特性は、集積
回路の所望の特徴を表わす為に使用されるヒユー
ズＦ１のタイプに依存する。例えば、ヒユーズＦ
１は、第４ｃ図に図示した様な方法で“常開”ヒ
ユーズとして形成することが可能である。この様
な場合には、電源電圧Vccの電圧よりも２個のス
レツシユホールド電圧以上高い電圧が配線１０へ
印加された場合に第１図に示した回路の通常の状
態は非導通状態である。第４ｃ図に示したヒユー
ズの場合において回路を修復した場合には、電気
的な接続が形成され、従つて配線１０から電圧源
Vccへの導通路が形成される。
更に、ヒユーズが担持可能な量を超えた電流の
短いパルスを印加することによつて焼切ることの
可能なヒユーズを使用してヒユーズＦ１を製造す
ることも可能である。このタイプのヒユーズを第
４ｂ図に示してある。この場合には、ヒユーズＦ
１の状態を後に検知する為に使用する電圧はこの
様なヒユーズを焼切るのに必要な量以下のレベル
に維持される。勿論、ヒユーズＦ１を配線１０と
トランジスタＴ１との間に設ける事も可能であ
り、又トランジスタＴ１とトランジスタＴ２との
間に設ける事も可能である。いづれの場合におい
ても、本発明回路は同一の動作を行なう。
本発明の別の実施例を第２図に示してあり、こ
の場合には、ヒユーズＦ２がトランジスタＴ３と
TTL PINの配線１５との間に接続して設けられ
ている。この実施例は、TTL PINの配線１５に
おける電圧を接地電圧以下に低下させる事によつ
てヒユーズＦ２の状態を検知することが望まれる
ような適用場面において使用することが可能であ
る。例えば、第２図に示した回路は、配線１５に
おける電圧が接地電圧よりも１個のスレツシユホ
ールド電圧分低い値にされた場合に導通状態とな
る。前述した如く、ヒユーズＦ２の状態を使用し
てその集積回路は修復されているか、修復されて
いないか、又はTTL PINの配線１５に接続され
ている集積回路のその他の任意の所望の特徴を表
わす事が可能である。トランジスタＴ３の様な付
加的なトランジスタを直列接続して設け回路が導
通状態となる電圧を調整することが可能である。
本発明の更に別の実施例を第３図に示してあ
り、この実施例においては、トランジスタＴ７の
スレツシユホールド電圧を上昇させている。第３
図に示した如く、ヒユーズＦ３がTTL PINの配
線２０とトランジスタＴ４乃至Ｔ７を有する回路
との間に接続して設けられている。トランジスタ
Ｔ４乃至Ｔ７を有する回路は更に電圧源Vccへ接
続されている。この回路のテストを行なう場合に
は、配線２０における電圧をその通常の動作範囲
よりも低い値に変化させることによつて行なわれ
る。前述した如き方法によつてヒユーズＦ３が焼
切られていない限り電圧源VccからTTL PINの
配線２０へ電流が流れる。ヒユーズＦ３が焼切ら
れている場合には、配線２０へ電流が流れること
はない。配線２０が接地電圧よりも低い電圧にさ
れた場合に配線２０に流れる電流の有無によつて
その集積回路に対し修復が成されているのか成さ
れていないのかということを表わすことが可能で
ある。
本発明において使用することの可能な数種類の
タイプのヒユーズを第４ａ図乃至第４ｃ図に示し
てある。第４ａ図は金属２５とポリシリコン２３
とで構成される公知のヒユーズを示している。焼
切つていない状態においては、ヒユーズは金属２
５及びドープしたポリシリコン２３を介して電流
を通流させる。レーザを使用してこのヒユーズを
焼切ることが可能であり、その場合にはポリシリ
コン２３の一部を破壊し、一方の金属片２５から
の他方の金属片２５へ電流が通流する事を阻止す
る。この様なヒユーズは、J.F.M.Bindels著の
“耐欠陥性VLSIメモリにおける経済性歩留りの改
良（Cost―Effective Yield Improvement in
Fault―Tolerant VLSI Memory）”、1981国際
固体回路会議のテクニカルペーパーズダイジエス
ト、に開示されている。
第４ｂ図に図示した２番目のヒユーズ実施例に
おいては、ドープしたポリシリコンを使用して一
層幅広の領域２８から幅狭の領域２９へ渡つてテ
ーパーを形成してある。適宜に高い電圧を印加す
ることにより、第４ｂ図に示したヒユーズを焼切
ることが可能であり、例えば幅狭領域２９を溶融
させたりその他の方法で破壊したりする。これら
の幅広領域２８及び幅狭領域２９の寸法は、それ
が設けられている集積回路の動作範囲を超えた高
い電圧において第４ｂ図に示したヒユーズを焼切
る事が可能な様に調節することが可能である。
尚、この場合に、回路の他の部分へ損傷が波及す
ることを防止するために印加すべき電圧をパルス
状として印加させる事が可能である。第４ｃ図
は、本発明に使用可能なヒユーズの３番目の実施
例を示したものであつて、常開型のヒユーズであ
る。第４ｃ図に示したヒユーズは、２個のドープ
領域３０及び３１を真性シリコン領域３２を介在
させる事によつて分離して構成されている。通常
の動作条件下においては、このヒユーズは開放状
態であり、従つて領域３０から領域３１へは全く
電流が流れないか又は殆ど電流が流れることはな
い。例えば、レーザを使用してこの構造を加熱す
る事によつて、領域３０及び３１内に存在する不
純物を領域３２内へ拡散させ、領域３０から領域
３１への導通路を形成する。この様なヒユーズ
は、O.Minato等著の“高CMOS 4k スタ
テイツク RAM（Hi―CMOS 4k Static
RAM）”、1981国際固体回路会議テクニカルペー
パーズのダイジエスト、14―15頁、に開示されて
いる。上述した如く、この常開型のヒユーズを本
発明に使用する事が可能である。
本発明の効果としては、修復が成されている集
積回路を欠陥が存在しないために修復が成されて
いない集積回路から容易に区別することが可能で
あるということである。あるチツプにおいて修復
が必要でない場合には、第１図及び第２図に示し
たヒユーズを焼切る必要はない。従つて、完全に
動作可能状態即ち機能的に欠陥のない集積回路に
おいては、何等付加的な電気信号を付加したり又
はレーザ処理を行なつたりしてヒユーズを焼切る
必要がない。又、この様な識別機能を持たせる場
合には、集積回路の通常の動作範囲を超えた電圧
を使用して行なうので、集積回路の動作特性が変
更される事はない。この様な識別用のヒユーズを
焼切る事は、必要な修復を行なう為にチツプ上の
他の個所におけるその他のヒユーズを焼切るのと
同時に行なうことが可能である。従つて、本発明
によれば、通常はユーザにとつて検知されないよ
うな差異を有する集積回路の識別を行なうことが
可能であり、必要により修復が成された集積回路
と必要がない為に修復がなされなかつた集積回路
とを区別することを可能とするものである。
以上、本発明の具体的構成について詳細に説明
したが、本発明はこれら具体例にのみ限定される
べきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論
である。
【図面の簡単な説明】
第１図は本発明の１実施例であつて回路の動作
範囲を超えた電圧をヒユーズの状態をテストする
為に使用する実施例を示した説明図、第２図は本
発明の別の実施例であつて回路の動作範囲より低
い電圧を使用してヒユーズの状態をテストする実
施例を示した説明図、第３図は本発明の別の実施
例を示した説明図、第４ａ図乃至第４ｃ図は本発
明に使用することの可能なヒユーズの典型例を示
した各説明図、である。 （符号の説明） Ｆ：ヒユーズ、Ｔ：トランジ
スタ。

Claims (1)

  1. 【特許請求の範囲】 １ 集積回路によつて使用されるピンの間に電気
    的に接続されている識別回路において、前記識別
    回路は通常の集積回路動作条件期間中は高インピ
    ーダンス回路を与えかつ通常の集積回路動作条件
    以外の動作条件期間中は集積回路内の或る特徴の
    有無を表す識別信号を供給するものであつて、前
    記識別回路が前記集積回路へ接続させる為の単一
    の集積回路リードと単一の電位源へ接続させる為
    の単一のパワーリードのみからなる正確に二本の
    リードを有することを特徴とする識別回路。 ２ 特許請求の範囲第１項において、前記識別回
    路が回路手段とヒユーズ手段とから構成されてい
    ることを特徴とする識別回路。 ３ 集積回路内の或る特徴の有無を表す識別信号
    を供給する識別回路において、前記識別回路は回
    路手段を有しており、且つ (a) 前記識別回路は印加される動作電位の選択し
    た範囲を有する単一の集積回路リードと単一の
    電位源へ接続させる為の単一のパワーリードの
    みからなる正確に二本のリードを持つており、 (b) 前記識別回路はヒユーズ手段を有しており、
    前記ヒユーズ手段は前記集積回路内の前記特徴
    が存在することに対応する第１状態と前記集積
    回路内の前記特徴が存在しないことに対応する
    第２状態とを持つており、 (c) 前記ヒユーズ手段は第１及び第２ヒユーズリ
    ードを持つており、 (d) 前記回路手段は第１及び第２回路リードを持
    つており、 (e) 前記第１ヒユーズリードは前記パワーリード
    か又は前記集積回路リードの両方ではなくそれ
    らのいずれかへ接続されており、 (f) 前記第２ヒユーズリードは前記第１回路リー
    ドへ接続されており、 (g) 前記第２回路リード手段は前記第１ヒユーズ
    リードへ接続されていない前記第１パワーリー
    ド又は前記回路リードの一つへ接続されてお
    り、 (h) 前記ヒユーズ手段及び前記回路手段は、前記
    単一電位源が前記単一パワーリードへ接続され
    且つ前記選択した動作電位範囲からの電位が前
    記集積回路リードへ印加される時に、開放回路
    として動作し、 (i) 前記ヒユーズ手段及び前記回路手段は、前記
    単一電位源が前記単一パワーリードへ接続され
    且つ前記選択した動作電位範囲内にない電位が
    前記回路リードへ印加された場合に、前記ヒユ
    ーズ手段が前記第１状態にある場合には第１信
    号を供給し且つ前記ヒユーズ手段が前記第２状
    態にある場合には第２信号を供給する、 ことを特徴とする識別回路。 ４ 特許請求の範囲第３項において、前記第１ヒ
    ユーズリードは前記パワーリードへ接続されてお
    り且つ前記第２回路リードは前記集積回路リード
    へ接続されていることを特徴とする識別回路。 ５ 特許請求の範囲第３項において、前記第１ヒ
    ユーズリードは前記集積回路リードへ接続されて
    おり且つ前記第２回路リードは前記パワーリード
    へ接続されていることを特徴とする識別回路。 ６ 特許請求の範囲第４項において、前記回路手
    段はダイオードを有しており、該ダイオードのカ
    ソードは前記第２ヒユーズリードへ接続されてお
    り且つそのアノードは前記集積回路リードへ接続
    されていることを特徴とする識別回路。 ７ 特許請求の範囲第５項において、前記回路手
    段はダイオードを有しており、該ダイオードのカ
    ソードは前記第２ヒユーズリードへ接続されてお
    り且つそのアノードは前記パワーリードへ接続さ
    れていることを特徴とする識別回路。 ８ 特許請求の範囲第６項において、前記ダイオ
    ードはゲートとソースとドレインとを具備するダ
    イオード接続されたMOSトランジスタを有して
    おり、前記ソースは前記カソードを有しており前
    記ゲート及び前記ドレインは前記アノードを形成
    すべく接続されていることを特徴とする識別回
    路。 ９ 特許請求の範囲第７項において、前記ダイオ
    ードはゲートとソースとドレインとを具備するダ
    イオード接続されたMOSトランジスタを有して
    おり、前記ソースは前記カソードを有しており、
    前記ゲート及び前記ドレインは前記アノードを形
    成すべき接続されていることを特徴とする識別回
    路。 １０ 特許請求の範囲第３項において、前記単一
    の電位源は接地であることを特徴とする識別回
    路。 １１ 特許請求の範囲第４項において、前記回路
    手段は複数個のダイオードD1乃至DNを有してお
    り、尚Ｎは２以上の正の整数であり、且つDNの
    カソードは前記第２ヒユーズリードへ接続されて
    おり、Diのカソードはｉ＝１乃至Ｎ−１に対し
    てDi＋１のアノードへ接続されており、且つD1
    のアノードは前記集積回路リードへ接続されてい
    ることを特徴とする識別回路。 １２ 特許請求の範囲第５項において、前記回路
    手段は複数個のダイオードD1乃至DNを有してお
    り、尚Ｎは２以上の正の整数であり、且つDNの
    カソードは前記第２ヒユーズリードへ接続されて
    おり、Diのカソードはｉ＝１乃至Ｎ−１に対し
    てDi＋１のアノードへ接続されており、且つD1
    のアノードは前記パワーリードへ接続されている
    ことを特徴とする識別回路。 １３ 特許請求の範囲第１１項において、前記各
    ダイオードはゲートとソースとドレインとを具備
    するダイオード接続したMOSトランジスタを有
    しており、前記各トランジスタの前記ゲート及び
    前記ドレインは前記ダイオードの前記アノードを
    形成すべき接続されていることを特徴とする識別
    回路。 １４ 特許請求の範囲第１２項において、前記各
    ダイオードはゲートとソースとドレインとを具備
    するダイオード接続したMOSトランジスタを有
    しており、前記各トランジスタの前記ゲート及び
    前記ドレインは前記ダイオードの前記アノードを
    形成するべく接続されていることを特徴とする識
    別回路。
JP58045334A 1982-03-19 1983-03-19 修復した集積回路の識別 Granted JPS58170034A (ja)

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US06/360,028 US4480199A (en) 1982-03-19 1982-03-19 Identification of repaired integrated circuits
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JPS58170034A JPS58170034A (ja) 1983-10-06
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