JPH01317042A

JPH01317042A - データ伝送方法，データ伝送装置，データ受信方法およびデータ受信装置

Info

Publication number: JPH01317042A
Application number: JP63149435A
Authority: JP
Inventors: Toshiharu Kondo; 近藤　利春
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-06-17
Filing date: 1988-06-17
Publication date: 1989-12-21
Anticipated expiration: 2013-02-10
Also published as: JP2712304B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

Ａ　産業上の利用分野Ｂ　発明の概要Ｃ従来の技術Ｄ　発明が解決しようとする課題Ｅ　課題を解決するための手段（第１図、第２図）Ｆ　
作用Ｇ　実施例Ｇ１　送信側回路の説明Ｇ２受信側回路の説明Ｈ発明の効果八　産業上の利用分野この発明は、パラレルデータをシリアルデータに変換し
て伝送するデータ伝送方式に関する。

Ｂ　発明の概要この発明は、パラレルデータをワード周期でシリアルデ
ータに変換して伝送するデータ伝送方式において、ワー
ド周期ごとのシリアルデータの最後に、互いに反転し、
かつそれぞれがワード周期ごとに反転する２ビットのチ
エツクビットを付加して伝送するようにしたことにより
、伝送効率をそれ程低下させずに、かつ複雑な回路を必
要とすることなく、データの誤りを検出できるようにし
たものである。

Ｃ従来の技術第５図は、マルチチャンネルＰＣＭレコーダのシステム
コントロール系の一例を示すものである。

同図において、（１０）はメインＣＰ　Ｕ、　（２０）
はキーボードＣＰ　Ｕ、　（３０）はトランスポートＣ
ＰＵである。

メインＣＰ　Ｕ（１０）は本体システム全体の管理をす
るものである。また、このメインＣＰ　Ｕ（１０）によ
ってエデイツト基板（ＥＤ基板）、クロック基板（ＣＫ
基板）、記録基板（ＲＦＣ基板）等が制御され、どのチ
ャンネルを記録状態にするか、サンプリング周波数をい
くらにするか等の制御がされる。なお、このメインＣＰ
　Ｕ（１０）には、リモートコントロールの送信装置（
１１）が端子（１２）を介して接続される。また、（１
３）は通信プロトコルに対応するための端子である。

また、キーボードＣＰ　Ｕ（２０）によって、キーボー
ドのキー検出、発光ダイオード等による表示の制御がさ
れる。なお、（２１）は、どのチャンネルを記録状態に
するかという制御データが供給される端子であり、例え
ばミキシングコンソールに［される。（２２）はインタ
ーフェースである。また、（２３）は、再生、記録、停
止等の制御データが供給される端子であり、例えばシス
テムコントローラに接続される。

また、トランスポートＣＰ　Ｕ（３０）によって、再生
、記録、停止等のトランスポート（テープ駆動機構）の
コントロールがなされる。また、このトランスボー）　
ＣＰ　Ｕ（３０）によって、ＣＴＬ基板が１１ＮｉＤさ
れ、コントロールトラック（図示せず）への時、分、秒
、セクターの絶対番地の記録、再生、ある所定タイミン
グで記録あるいは再生を始めるオートパンチ等の制御が
される。また、このトランスポー）　ＣＰ　Ｕ（３０）
によって、タイムコードＴＣ（例えばＳＭＰＴＥ　タイ
ムコード）の発生器、読取器の制御がされる。このタイ
ムコードＴＣの発生器、読取器は、ビデオ信号との関係
から設けられている。

また、メインＣＰ　Ｕ（１０）およびトランスポートＣ
Ｐ　Ｕ（３０）との間では、ステータス情報の通信が行
なわれる。例えば、メインＣＰ　Ｕ（１０）よりトラン
スポートＣＰＵ（３０）には、システムコントローラの
キー情報が送信され、一方、トランスポートＣＰ　Ｕ（
３０）よりメインＣＰ　Ｕ（１０）には、再生、記録、
停止等のトランスポート情報、テープタイム情報等が送
信される。

また、メインＣＰ　Ｕ（１０）およびキーボードＣＰＵ
　（２０）との間でも、ステータス情報の通信が行なわ
れる。このような通信は、例えば８ビットパラレルで行
なわれる。

ところで、このようなシステムコントロール系で、メイ
ンＣＰ　Ｕ（１０）と記録基板とは離れて配されるため
、メインＣＰ　Ｕ（１０）より記録基板へのコントロー
ルデータの伝送はケーブルをもって行なわれる。この場
合、コントロールデータが多く、パラレルデータとして
伝送すると、ケーブルの線数が多くなるので、パラレル
データはシリアルデータに変換されて伝送される。

例えば、第６図ＡはマスタークロックＣＬＫ。

同図Ｂはワード同期信号ＷＳであり、パラレルデータは
、ワード同期信号ＷＳの周期でシリアルデータ５ＤＡＴ
＾に変換されて伝送される。同図Ｃは、シリアルデータ
５ＤＡＴＡを示している。−例として、マスタークロッ
クＣＬＫの周波数は９．２１６ＭＨｚ　、ワード同期信
号の周波数は４８ｋＨｚ　ＳＮは２４とされている。

さて、上述したようにメインＣＰ　Ｕ（１０）よりＲＥ
Ｃ基板に伝送されるデータが、伝送線の断線等によって
誤ったデータになると、誤った記録がなされるなどの不
都合があることから、この誤りを検出できるように、デ
ータの伝送方式が工夫されている。例えば、データに冗
長をもたせる方式が提案されている。この方式は、ひと
つのデータを２つのスロットにのせるものであり、例え
ばデータＡは、第１のスロットにはデータＡとしてのせ
、第２のスロットには反転データＷとしてのせる。

そして、受信側では、これら２つのスロットのデータの
排他的論理和（イクスクルーシブオア）をとり、その２
つのデータがＡ、Ａになっていることを確認してデータ
の誤りを検出するものである。

また、例えば、データにＣＲＣコードを付加する方式が
提案されている。

Ｄ　発明が解決しようとする課題しかし、このような従来の方式によれば、それぞれ以下
のような不都合がある。すなわち、前者の方式によれば
、データの伝送に全スロットの半分しか使用することが
できないので、伝送効率が低い。一方、後者の方式によ
れば、検出の確立は略完全であるが、回路構成が複雑に
なると共に、ＣＲＣコードを付加する分だけ伝送効率が
低くなる。

そこで、この発明では１、伝送効率をそれ程低下させず
に、かつ複雑な回路を必要とすることなく、データの誤
りを検出できるようにすることを目的とするものである
。

Ｅ　課題を解決するための手段この発明は、パラレルデータをワード周期でシリアルデ
ータに変換して伝送するデータ伝送方式であって、ワー
ド周期ごとのシリアルデータ５ＤＡＴＡの最後に、互い
に反転し、かつそれぞれがワード周期ごとに反転する２
ビットのチエツクビットＣＨＩＥＣＫ１．　ＣＨＥＣＫ
２を付加して伝送するものである。

Ｆ　作用上述構成にふいては、リード周期ごとのシリアルデータ
５ＤＡＴＡの最後に付加された２ビットのチエツクビッ
トＣ）ＩＥＩＣに１．　ＣＩ（εＣに２が互いに反転し
、かつそれぞれがワード周期ごとに反転しているか否か
を確認してデータの誤りを検出するので、データの誤り
を簡単な回路で検出し得る。また、ワード周期ごとのシ
リアルデータ５ＤＡＴ＾の最後に２ビットのチエツクビ
ットＣＨＢＣに１．　ＣＨＥＣＫ２が付加されるだけで
あるので、伝送効率をそれ程低下させずにデータを伝送
し得る。

Ｇ　実施例以下、図面を参照しながらこの発明の一実施例について
説明する。

Ｇ１　送信側回路の説明第１図はメインＣＰ　Ｕ（１０）に配される送信側回路
を示すものである。

同図において、（４１）はタイミング発生器であり、こ
のタイミング発生器（４１）には、周波数が９．２１６
ＭＨｚのマスタークロックＣＬＫ　（第３図Ａに図示）
および周波数が４８ＫＨｚのワード同期信号ＷＳ　（同
図已に図示）が供給される。ワード同期信号ＷＳは、マ
スタークロックＣＬＫの１周期分だけ低レベル“０″と
なるものである。

タイミング発生器（４１）からは、マスタークロックＣ
ＬＫおよびワード同期信号ＷＳに基づいて、ロード信号
ＳＬＤ　（第３図Ｃに図示）および周波数が１．１５２
ＭＨｚのシフトクロック５ＣＬＫ　（同図りに図示）が
発生される。そして、ロード信号ＳＬＤは、パラレル／
シリアル変換回路を構成する２４段構成のシフトレジス
タ（４２）のロード端子ＬＯＡＤに供給される。この場
合、ロード信号ＳＬＤが高レベル“１″から低レベル“
０”となるタイミングで、パラレル入力端子ＰＩＯ〜Ｐ
１２３にそれぞれ供給されるデータが、シフトレジスタ
（４２）の各段のレジスタに取り込まれる。また、シフ
トクロック５ＣＬＫは、シフトレジスタ（４２）のクロ
ッ・り端子ＣＫに供給される。この場合、シフトクロッ
ク５ＣＬＫが低レベル“０″から高レベル“１”となる
タイミングで、シフトレジスタ（４２）の各段のレジス
タのデータが順次次段にシフトされる。

また、シフトレジスタ（４２）のパラレル入力端子ｐｒ
ｏ〜ＰＩ２１には、それぞれデータＤＡＴＡＯ〜ＤＡＴ
Ａ２１が供給される。

また、（４３）はＤフリップ７０ツブであり、そのクロ
ック端子ＣＫには、ワード同期信号ＷＳが供給され、そ
の置端子の出力信号は、Ｄ端子に供給される。そして、
このＤフリップ７０ツブ（４３）のＱ端子および置端子
の出力信号は、それぞれシフトレジスタ（４２）のパラ
レル入力端子ＰＩ２２およびＰＩ２３にチエツクビット
ＣＨＥＣＫＩおよびＣＨ１ｌｉＣＫ２として供給される
。

以上の構成において、シフトレジスタ（４２）の置端子
には、パラレル入力端子ＰＩＯ〜ＰＩ２１に供給される
データＤＡＴＡＯ〜ＤＡＴＡ２１がワード周期で変換さ
れたシリアルデータ５ＤＡＴＡが出力される。また、Ｄ
フリップフロップ（４３）のＱ端子およびＱ端子には、
互いに反転し、かつそれぞれがワード周期ごとに反転す
る信号が出力されるので、上述したシフトレジスタ（４
２）の置端子に出力されるシリアルデータ５ＤＡＴＡの
最後に、互いに反転し、かつそれぞれがワード周期ごと
に反転する２ビットのチエツクビットＣＨＢＣＫＩおよ
びＣＩＩＢＣＫ２が付加される。したがって、シフトレ
ジスタ（４２）の置端子には、第３図Ｇに示すようなシ
リアルデータ５ＤＡＴＡが出力され、このシリアルデー
タＳ口ＡＴ＾は、バッファ（４４）を介して受信側に伝
送される。

また、マスタークロックＣＬＫおよびワード同期信号Ｗ
Ｓは、それぞれバッファ（４５）および（４６）を介し
て受信側に伝送される。

Ｇ２　受信側回路の説明つぎに、第２図はＲＥＣ基板に配される受信側回路を示
すものである。

同図において、（５１）はタイミング発生器であり、こ
のタイミング発生器（５１）には、送信側より伝送され
るマスタークロックＣＬＫ　（第３図Ａに図示）および
ワード同期信号ＷＳ　（同図已に図示）が、それぞれバ
ッファ（５２）および（５３）を介して供給される。こ
のタイミング発生器（５１）からは、マスタークロック
ＣＬＫおよびワード同期信号ＷＳに基づいて、シフトク
ロック５ＣＬＫ’　　（同図Ｅに図示）が発生される。

このシフトクロック５ＣＬＫ　’　は上述したシフトク
ロック５ＣＬＫ　（同図りに図示）と位相反転関係にお
かれる。そして、このシフトクロック５ＣＬＫ　’は、
シリアル／パラレル変換回路を構成する２４段構成のシ
フトレジスタ（５４）のクロック端子ＣＫに供給される
。この場合、シフトクロック５ＣＬＫ　’が低レベル“
０”から高レベル“１”となるタイミングで、シフトレ
ジスタ（５４）の各段のレジスタのデータが順次次段に
シフトされると共に、シリアル入力端子ＳＩＮに供給さ
れるデータが順次レジスタに取り込まれる。

また、シフトレジスタ（５４）のシリアル入力端子ＳＩ
Ｎには、送信側より伝送されるシリアルデータ５ＤＡＴ
Ａが、バッファ（５５）およびインバータ（５６）の直
列回路を介して供給される。インバータ（５６）は負論
理で伝送されたものを正論理に戻すために配されている
。

また、（５７）はＤフリップフロップであり、そのクロ
ック端子ＣＫには、タイミング発生器（５１）よりシフ
トクロックＳＣＬに′が供給され、そのＤ端子にはバッ
ファ（５５）の出力側よりシリアルデータ５ＤＡＴＡが
供給される。このＤ７１Ｊツブプロップ（５７）のＱ端
子に出力される信号は、Ｄフリップフロップ（５８）の
Ｄ端子に供給され、そのクロック端子ＣＫには、タイミ
ング発生器（５１）よりシフトクロック５ＣＬＫ　’が
供給される。そして、Ｄフリップフロップ（５７）のＱ
端子およびＤフリップ７０ツブ（５８）の置端子に出力
される信号は、イクスクルーシブオア回路（５９）の入
力側に供給され、このイクスクルーシブオア回路（５９
）の出力信号はノア回路（６０）の入力側に供給される
。

また、（６１）はＤフリップフロップであり、そのクロ
ック端子ＣＫにはバッファ（５２）の出力側よりマスタ
ークロックＣＬＫが供給され、そのＤ端子にはバッファ
（５３）の出力側よりワード同期信号ＷＳが供給される
。このＤフリップフロップ（６１）の置端子に出力され
る信号は、Ｄフリップフロップ（６２）のクロック端子
ＣＫに供給され、そのＤ端子には、Ｄフリップフロップ
（５７）のＱ端子に出力される信号が供給される。そし
て、Ｄフリップフロップ（５７）のＱ端子右よびＤフリ
ップフロップ（６２）の置端子に出力される信号は、イ
クスクルーシブオア回路（６３）の入力側に供給され、
このイクスクルーシブオア回路（６３）の出力信号はノ
ア回路（６０）の入力側に供給される。

そして、ノア回路（６０）の出力信号は、１６進カウン
タ（６４）のロード端子ＬＯ＾０に供給される。この場
合、ロード端子１口Ａｎに供給される信号が低レベル“
０′″となると、クロックに同期して１６進カウンタ（
６４）の各ピットのデータは、そのデータ入力端子Ａ−
Ｄに供給されるデータとされる。なお、このデータ入力
端子Ａ−Ｄは接地され、したがって、このデータ入力端
子Ａ−Ｄには、それぞれ低レベル“０”の信号が供給さ
れる。

また、１６進カウンタ（６４）のリップルキャリー出力
端子ＲＣＯに出力される信号は、インバータ（６５）を
介してカウントイネーブル信号入力端子Ｐに供給される
。この場合、１６進カウンタ（６４）は、カウントイネ
ーブル信号入力端子Ｐに供給される信号が高レベル“１
”となるときにはカウント状態とされ、一方、低レベル
“０“となるときにはホールド状態とされる。

また、１６進カウンタ（６４）のリップルキャリー出力
端子ＲＣＯに出力される信号は、シフトレジスタ（５４
）のリセット端子πに供給される。この場合、リセット
端子πに低レベル“０”の信号が供給されるときには、
シフトレジスタ（５４）はリセットされる。

また、Ｄフリップフロップ（６１）のζ端子に出力され
る信号は、シフトレジスタ（５４）のラッチ端子りに供
給される。この場合、ラッチ端子りに供給される信号が
低レベル“０”から高レベル“１″となるとき、シフト
レジスタ（５４）の第１〜第２２段のレジスタのデータ
がラッチされて出力端子Ｑ０〜Ｑ２１に導出される。

また、（６６）はワンショット回路であり、そのトリガ
端子ＴＲＧには、バッファ（５２）の出力側よりマスタ
ークロックＣＬＫが供給される。この場合、その時定数
が調整され、マスタークロックＣＬＫがないときには、
そのＱ端子より高レベル“ｌ”の信号が出力されるよう
になされる。また、（６７）もワンショット回路であり
、そのトリガ端子ＴＲＧには、バッファ（５３）の出力
側よりワード同期信号ＷＳが供給される。この場合、そ
の時定数が調整され、ワード同期信号ＷＳがないときに
は、そのζ端子より高レベル“１”の信号が出力される
ようになされる。

そして、ワンショット回路（６６）および（６７）のζ
端子に出力される信号は、ノア回路（６８）の入力端に
供給され、このノア回路（６８）の出力信号は、１６進
カウンタ（６４）のクリア端子ＣＬＲに供給される。

この場合、クリア端子ＣＬＲに低レベル“０′″の信号
が供給されるとき、１６進カウンタ（６４）はクリアさ
れる。

なお、１６進カウンタ（６４）のクロック端子ＣＫには
、Ｄフリップフロップ（６１）のζ端子に出力される信
号が供給される。

以上の構成において、シフトレジスタ（５４）のクロッ
ク端子ＣＫには、シフトクロック５ＣＬＫ’　　（第３
図Ｅに図示）が供給されるので、シフトレジスタ（５４
）の各段のレジスタのデータが順次次段にシフトされる
と共に、シリアル入力端子ＳＩＮに供給されるデータが
順次レジスタに取り込まれる。

ここで、Ｄフリップフロップ（６１）のζ端子に出力さ
れる信号は、第３図Ｆに示すようになる。したがって、
シフトレジスタ（５４）の第１〜第２４段のレジスタの
データが、それぞれＤＡＴ八〇へＣ）ＩＢＣＫ２となっ
たのち、ラッチ端子りに供給される信号が低レベル“０
＃から高レベル“１”となり、第１〜第２２段のレジス
タのデータがラッチされるので、出力端子ＱＯ〜Ｑ２１
には、ワード周期でデータＤ＾ＴＡＯ〜ＤＡＴＡ２１が
順次取り出される。

また、シフトレジスタ（５４）の第１〜第２４段のレジ
スタのデータが、それぞれＤＡＴＡＯ〜（：ＨＥＣＫ２
となるとき、Ｄフリップフロップ（５７）および（５８
）のＱ端子には、それぞれチエツクビットＣ）ＩＢＣに
２およびＣ１１ＥｉＣＫ１が出力される。これらチエツ
クビットＣＩ（ＥＣに１およびＣＨＢＣに２が互いに反
転しているときは、イクスクルーシブオア回路（５９）
の出力信号は低レベル“０”となり、その他のときは、
高レベル“ｌ”となる。

また、Ｄフリップフロップ（６２）のクロック端子ＣＫ
には、Ｄフリップフロップ（６１）のζ端子に出力され
る信号（第３図Ｆに図示）が供給されるので、Ｄフリッ
プフロップ（６２）のＱ端子には、１ワ一ド周期前のチ
エツクビットＣＨＥＣＫ２が出力される。

現在のチエツクビットＣＨＥＣＫ２およびｌワード周期
前のチエツクビットＣ）ｌＥｃＫ２が互いに反転してい
るときは、イクスクルーシブオア回路（６３）の出力信
号は低レベル“０”となり、その他のときは、高レベル
“１”となる。

したがって、チエツクビットＣＨＥＣＫ１およびＣＩ（
ＥＣに２が互いに反転し、かつ現在のチエツクビットＣ
ＨεＣに２および１ワ一ド周期前のチエツクビットＣＨ
ＥＣＫ２が互いに反転しているとき（シリアルデータ５
ＤＡＴＡに誤りがないと考えられるとき）には、ノア回
路（６０）の出力信号は高レベル“ｌ”となるので、１
６進カウンタ（６４）に、データ入力端子Ａ−Ｄに供給
されるデータが取り込まれることはなく、リップルキャ
リー出力端子ＲＣＯには高レベル“１″の信号が出力さ
れ続ける。そのため、１６進カウンタ（６４）はホール
ド状態とされると共に、シフトレジスタ（５４）はリセ
ットされない。

一方、チエツクビットＣ）ＩＢｃＫＩおよびＣＨＥＣＫ
２が互いに反転していないか、あるいは現在のチエツク
ビットＣＨＥｉＣＫ２および１ワ一ド周期前のチエツク
ピッ）　ＣＨＥＣＫ２が互いに反転していないとき（シ
リアルデータ５ＤＡＴＡ　に誤りがあると考えられると
き）には、ノア回路（６０）の出力信号は低レベル“０
”となるので、１６進カウンタ（６４）に、データ入力
端子Ａ−Ｄに供給される低レベル“０”のデータが取り
込まれるので、リップルキャリー出力端子ＲＣ○には低
レベル“０”の信号が出力され、そのため、シフトレジ
スタ（５４）はリセットされる。

これにより、出力端子ＱＯ−Ｑ２１には、誤ったデータ
ＤＡＴＡＯ〜ＤＡＴＡ２１は出力されない。また、１６
進カウンタ（６４）はカウント状態とされる。そのため
、Ｄフリップフロップ（６１）の回端子に出力される信
号が低レベル“０”から高レベル“１”となるタイミン
グで、ノア回路（６０）の出力信号が高レベル″１”と
なるときには順次カウントアツプされるが、この状態が
１６回連続すると、リップルキャリー出力端子ＲＣＯに
高レベル“１”の信号が出力されて、シフトレジスタ（
５４）のリセット状態が解除される。

また、マスタークロックＣＬＫあるいはワード同期信号
ＷＳがないときには、ノア回路（６８）の出力信号は低
レベル“０′″となり、１６進カウンタ（６４）はクリ
アされるので、リップルキャリー出力端子ＲＣＯには低
レベル“０″の信号が出力され、そのため、シフトレジ
スタ（５４）はリセットされる。

これにより、出力端子ＱＯ〜Ｑ２１には、誤ったデータ
ＤＡＴＡＯ〜ＤＡＴＡ２１は出力されない。

このように本例によれば、ワード周期ごとのシリアルデ
ータ５ＤＡＴＡの最後に付加された２ビットのチエツク
ピッ）　ＣＨＥＣＫｌ、　ＣＨＥＣＫ２が互いに反転し
、かつそれぞれがワード周期ごとに反転しているか否か
を確認してデータＤＡＴＡＯ〜口＾ＴＡ２１の誤りを検
出するものであり、この誤りをＤフリップフロップ（５
７）、　（５８）、　（６１）、　（６２）　、イクス
クルーシブオア回路（５９）、（６３）　、ノア回路（
６０）よりなる簡単な回路で検出することができる。な
お、チエツクピッ）ＣＨｔＩＣＫｌ、　ＣＨＢＣＫ２が
ワード周期ごとのシリアルデータＳＯ＾ＴＡの最後に付
加されるので、シリアルデータ５ＤＡＴ＾、の誤りが、
第４図ＢのＥ２．　Ｅ３　に示すようにチェックビット
にかかるものは確実に検出できる−が、Ｅｌ　のように
チェックビットにかからないものは検出することができ
ない。なお、同図Ａはワード同期信号ＷＳを示している
。

また、ワード周期ごとのシリアルデータ５ＤＡＴＡの最
後に２ビットのチエ”）クビットＣＩＩＥＩＣに１．’
　ＣＨＢＣに２が付加されるだけであるので、伝送効率
を低下させずにデータを伝送することができる。

なお、上述実施例によれば、ノア回路（６０）の出力信
号が低レベル“０”となるとき、シフトレジスタ（５４
）をリセットするようにしたものであるが、ラッチ端子
りに供給される信号をゲート制御して、出力端子ＱＯ〜
Ｑ２１に前と同じデータＤＡＴＡＯ〜ＤＡＴＡ２１が出
力されるようにすることもできる。

Ｈ発明の効果以上述べたように、この発明によれば、ワード周期ごと
のシリアルデータの最後に付加された２ビットのチェッ
クビットが互いに反転し、かつそれぞれがワード周期ご
とに反転しているか否かを確認してデータの誤りを検出
するので、データの誤りを簡単な回路で検出することが
できる。また、ワード周期ごとのシリアルデータの最後
に２ビットのチエツクビットが付加されるだけであるの
で、伝送効率をそれ程低下させずにデータを伝送するこ
とができる。

【図面の簡単な説明】

第１図および第２図はこの発明の一実施例を示す構成図
、第３図および第４図はその説明のための図、第５図は
マルチチャンネルＰＣＭレコーダのンステムコントロー
ル系の一例を示す図、第６図は従来例の説明のための図
である。（４１）および（５１）はタイミング発生器、（４２）
および（５４）はシフトレジスタ、（４３）　（５７）
　（５８）　（６１）および（６２）はＤフリップフロ
ップ、（５６）はインバータ、（５９）および（６３）
はイクスクルーシブオア回路、（６０）および（６８）
はノア回路、（６４）は１６進カウンタ、（６６）およ
び（６７）はワンショット回路である。代　　理　　人　　　　　伊　　藤　　　　　真向　　
　　　　　　松　　隈　　秀　　盛第１図（ＷＳ）第４図第５図

Claims

【特許請求の範囲】

パラレルデータをワード周期でシリアルデータに変換し
て伝送するデータ伝送方式において、上記ワード周期ご
とのシリアルデータの最後に、互いに反転し、かつそれ
ぞれが上記ワード周期ごとに反転する２ビットのチェッ
クビットを付加して伝送することを特徴とするデータ伝
送方式。