JPH0131760B2 - - Google Patents
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- JPH0131760B2 JPH0131760B2 JP6344082A JP6344082A JPH0131760B2 JP H0131760 B2 JPH0131760 B2 JP H0131760B2 JP 6344082 A JP6344082 A JP 6344082A JP 6344082 A JP6344082 A JP 6344082A JP H0131760 B2 JPH0131760 B2 JP H0131760B2
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-
- G—PHYSICS
- G08—SIGNALLING
- G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
- G08C25/00—Arrangements for preventing or correcting errors; Monitoring arrangements
- G08C25/02—Arrangements for preventing or correcting errors; Monitoring arrangements by signalling back receiving station to transmitting station
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 本発明は遠隔制御装置に関するものである。[Detailed description of the invention] The present invention relates to a remote control device.
従来、この種の遠隔制御装置は第１図に示すよ
うになつており、主操作盤１と複数の端末器２と
が一対の信号線３を介して接続されており、主操
作盤１から各端末器２を順次呼出して被呼出端末
器２に制御データDCを伝送するとともに、端末
器２にて受信された制御データDCを端末器２か
ら外部装置４に出力するようになつていた。主操
作盤１から各端末器２に伝送される伝送信号VS
は時分割多重信号であり、第２図に示すフオーマ
ツトの信号である。図中、STはスタート同期パ
ルス、DAは端末器２を呼出すアドレスデータ、
DCは制御データ、Ｗは返送待機期間TWを設定す
る返送待機信号であり、端末器２から主操作盤１
に返送される返送データDBは返送待機期間TWに
伝送され、また、端末器２から外部装置１への制
御データDCの伝送はデータバス５を介してパラ
レルデータとして送られ、端末器２と外部装置４
との間にはデータのやり取りのタイミングを示す
状態信号を伝送するための制御線６ａ，６ｂが設
けられており、制御線６ａにて外部装置４が制御
データDCを受け取ることができるレデイ状態に
あることを示すレデイ信号RDYが端末器２に送
られ、制御線６ｂにて制御データDCを出力した
ことを示すデータ出力信号STBが外部装置４に
送られる。 Conventionally, this type of remote control device has been constructed as shown in FIG. 1, in which a main operation panel 1 and a plurality of terminal devices 2 are connected via a pair of signal lines 3. Each terminal device 2 is sequentially called and the control data D C is transmitted to the called terminal device 2, and the control data D C received by the terminal device 2 is outputted from the terminal device 2 to the external device 4. Ta. Transmission signal V S transmitted from main operation panel 1 to each terminal 2
is a time division multiplexed signal, which has the format shown in FIG. In the figure, ST is a start synchronization pulse, D A is address data for calling terminal device 2,
D C is control data, W is a return standby signal that sets the return standby period T W , and from the terminal device 2 to the main operation panel 1.
The return data D B sent back to the terminal device 2 is transmitted during the return waiting period T W , and the control data D C from the terminal device 2 to the external device 1 is sent as parallel data via the data bus 5. 2 and external device 4
Control lines 6a and 6b are provided for transmitting a status signal indicating the timing of data exchange, and the external device 4 is in a ready state where it can receive control data D C via the control line 6a. A ready signal RDY is sent to the terminal device 2, and a data output signal STB is sent to the external device 4 via the control line 6b, indicating that the control data D C has been output.
以下、主操作盤１が端末器２を介して外部装置
４に制御データDCを伝送する手順を説明する。 Below, a procedure for the main operation panel 1 to transmit the control data D C to the external device 4 via the terminal device 2 will be explained.
まず最初に、主操作盤１は外部装置４がレデイ
状態にあるかどうかを確認する。すなわち、主操
作盤１は端末器２を呼出し、制御データDCを送
らずに外部装置４から出力されるレデイ信号
RDYが返送データDBとして返送されるか否かを
確認する。次に、レデイ信号RDYが返送された
（RDY＝１）場合、主操作盤１は外部装置４が制
御データDCを受取ることができる状態にあるも
のと判断してその端末器２を再度呼出して制御デ
ータDCを伝送する。このとき端末器２は受信し
た制御データDCを出力するとともにデータ出力
信号STBを出力する。外部装置４はデータ出力
信号STBを受けて端末器２から出力される制御
データDCを受取り、制御データDCに基いて負荷
を制御する。一方、レデイ信号RDYが返送され
なかつた（RDY＝０）場合、一定時間待つた後
上記手順をくり返す。 First, the main operation panel 1 checks whether the external device 4 is in a ready state. That is, the main operation panel 1 calls the terminal device 2 and receives the ready signal output from the external device 4 without sending control data DC .
Check whether RDY is returned as return data D B. Next, when the ready signal RDY is returned (RDY = 1), the main operation panel 1 determines that the external device 4 is in a state where it can receive the control data DC , and calls the terminal device 2 again. control data D C is transmitted. At this time, the terminal device 2 outputs the received control data DC and also outputs a data output signal STB. The external device 4 receives the control data D C output from the terminal device 2 in response to the data output signal STB, and controls the load based on the control data D C. On the other hand, if the ready signal RDY is not returned (RDY=0), the above procedure is repeated after waiting for a certain period of time.
以上のように、このような従来例にあつては、
主操作盤４から端末器２を介して外部装置４に制
御データを伝送する場合において、端末器２を少
くとも２回呼出す必要があり、伝送効率が悪く、
大量のデータを送る場合には時間がかかるという
欠点があつた。本発明は上記の欠点を解決するこ
とを目的とするものである。 As mentioned above, in such conventional examples,
When transmitting control data from the main operation panel 4 to the external device 4 via the terminal 2, it is necessary to call the terminal 2 at least twice, resulting in poor transmission efficiency.
The drawback is that it takes time to send large amounts of data. The present invention aims to solve the above-mentioned drawbacks.
以下、実施例について図を用いて説明する。第
３図は本発明一実施例の端末器２を示すものであ
り、全体構成は第１図従来例と同一である。図
中、１０は受信返信回路であり、伝送信号VSを
受信してアドレスデータDAと端末器２に割付け
られた固有アドレスとが一致したとき被呼出端末
器２になつたことを示すアクセス信号ACを出力
するとともに、そのアドレスデータに続く制御デ
ータDCを取込んで出力端子OUTに出力する。ま
た入力端子INに入力される返送データDBを返送
待機期間TWに主操作盤１へ返送する。１１は受
信返信回路１０から出力される制御データDCを
ラツチするラツチ回路であり、アクセス信号AC
にてデータをラツチする。１２はラツチ回路１１
に制御データDCがラツチされかつ外部装置４か
らレデイ信号RDYが出力されたときデータ出力
信号STBを出力するタイミング制御回路であり、
アンド回路A1，A2，A3、インバータ回路I1、２
個のノア回路N1，N2よりなるＲ−Ｓフリツプフ
ロツプF1およびカウンタデコーダ回路CDにて形
成され、約100μsecのデータ出力信号STBを出力
する。１３は制御データDCが外部装置４へ出力
されたかどうかを示す出力確認信号を形成
する確認回路であり、オア回路OR、アンド回路
A4，A5、インバータI2、ＤフリツプフロツプF2，
F3およびノア回路N3，N4よりなるＳ−Ｒフリツ
プフロツプF4にて形成されており、出力確認信
号は受信、返信回路１０の入力端子INに返
送データDBとして入力され端末器２から主操作
盤１に出力確認信号を返送するようになつ
ている。 Examples will be described below using figures. FIG. 3 shows a terminal device 2 according to an embodiment of the present invention, and the overall configuration is the same as that of the conventional example shown in FIG. In the figure, 10 is a reception/reply circuit, and when the transmission signal V S is received and the address data D A and the unique address assigned to the terminal 2 match, the terminal 2 is accessed to indicate that it has become the called terminal 2. While outputting the signal AC, it takes in the control data DC following the address data and outputs it to the output terminal OUT. Also, the return data D B input to the input terminal IN is returned to the main operation panel 1 during the return waiting period T W. 11 is a latch circuit that latches the control data DC output from the reception/reply circuit 10, and the access signal AC
Latch the data. 12 is a latch circuit 11
is a timing control circuit that outputs a data output signal STB when the control data DC is latched and the ready signal RDY is output from the external device 4;
AND circuit A 1 , A 2 , A 3 , inverter circuit I 1 , 2
It is formed of an R-S flip-flop F1 consisting of NOR circuits N1 and N2 and a counter decoder circuit CD, and outputs a data output signal STB of about 100 μsec. 13 is a confirmation circuit that forms an output confirmation signal indicating whether the control data D C has been output to the external device 4, and includes an OR circuit and an AND circuit.
A 4 , A 5 , inverter I 2 , D flip-flop F 2 ,
The output confirmation signal is input as return data D B to the input terminal IN of the receiving/replying circuit 10 and sent from the terminal device 2 . An output confirmation signal is sent back to the main operation panel 1.
以下、実施例の動作について具体的に説明す
る。いま、出力確認回路１３のＤフリツプフロツ
プF3の出力ＱがＬレベルでがＨレベルのとき、
すなわちラツチ回路１０に制御データDCがセツ
トされていることを示すセツト信号STが“Ｏ”
のとき、受信返信回路１０にて受信された制御デ
ータDCがアクセス信号ACによつてラツチ回路１
０にラツチされる。このとき、同時にＤフリツプ
フロツプF3が反転してセツト信号STが“１”、出
力確認信号が“１”にセツトされる。一方、
セツト信号STが“１”のとき、アクセス信号AC
によつて出力確認信号が“０”となるが、
ラツチ回路１１には新しい制御データDCは取込
まれない。また、このときＤフリツプフロツプ
F3は反転せずセツト信号STは“１”のままであ
る。次に、セツト信号STと外部装置４から出力
されるレデイ信号RDYが同時に“１”になると、
タイミング制御回路１２から制御データDCが出
力されたことを示すデータ出力信号
（100μsec）が出力され、このデータ出力信号
STBの終了（立上り）と同時にセツト信号STが
“０”になる。ここに、端末器２から主操作盤１
に返送される返送データDBは出力確認信号
となつているので、主操作盤１では返送データ
DBとして返送される出力確認信号が“０”
のとき、制御データDCが端末器２に受取られて
おらず、外部装置４に出力されていないものと判
断して次回の伝送信号VSにて同一の制御データ
DCを再送すれば良いことになる。この場合、外
部装置４から端末器２を見た場合、制御データ
DC、レデイ信号RDYおよびデータ出力信号
の送受は従来例と全く同一となつている。 The operation of the embodiment will be specifically explained below. Now, when the output Q of the D flip-flop F3 of the output confirmation circuit 13 is at L level and at H level,
That is, the set signal ST indicating that the control data DC is set in the latch circuit 10 is "O".
At this time, the control data D C received by the reception/reply circuit 10 is sent to the latch circuit 1 by the access signal AC.
Latched to 0. At this time, the D flip-flop F3 is simultaneously inverted, the set signal ST is set to "1", and the output confirmation signal is set to "1". on the other hand,
When the set signal ST is “1”, the access signal AC
The output confirmation signal becomes “0” due to
No new control data DC is taken into the latch circuit 11. Also, at this time, the D flip-flop
F3 is not inverted and the set signal ST remains at "1". Next, when the set signal ST and the ready signal RDY output from the external device 4 become "1" at the same time,
The timing control circuit 12 outputs a data output signal (100 μsec) indicating that the control data D C has been output, and this data output signal
At the same time as STB ends (rises), the set signal ST becomes "0". Here, from terminal 2 to main operation panel 1
Since the return data D B sent back to the main operation panel 1 is an output confirmation signal, the return data
The output confirmation signal returned as D B is “0”
In this case, it is determined that the control data D C has not been received by the terminal device 2 and has not been output to the external device 4, and the same control data is transmitted in the next transmission signal V S.
All you have to do is resend D C. In this case, when viewing the terminal device 2 from the external device 4, the control data
The transmission and reception of D C , ready signal RDY and data output signal are completely the same as in the conventional example.
本発明は上述のように構成されており、受信さ
れた制御データをラツチするラツチ回路と、ラツ
チ回路に制御データがラツチされかつ外部装置か
らレデイ信号が出力されたときデータ出力信号を
出力するタイミング制御回路と、制御データが外
部装置へ出力されたかどうかを示す出力確認信号
を形成する確認回路とを端末器に設け、端末器か
ら主操作盤に出力確認信号を返送データとして返
送するようにしたものであり、主操作盤では返送
データとして返送される出力確認信号に基いて制
御データが端末器を介して外部装置に伝送された
かどうかを判別し、外部装置に制御データが伝送
されていないことを示す出力確認信号が返送され
たときのみ、端末器を再度呼出して同一の制御デ
ータを再送するようになつているので、外部装置
のデータ処理速度が早いと、殆んどの場合制御デ
ータを再送する必要がなくなり、少なくとも２回
以上端末器を呼出して制御データを伝送するよう
になつていた従来例に比べて伝送効率がはるかに
向上し、伝送速度を約２倍にすることができると
いう利点がある。 The present invention is configured as described above, and includes a latch circuit that latches received control data, and a timing for outputting a data output signal when the control data is latched in the latch circuit and a ready signal is output from an external device. A terminal device is provided with a control circuit and a confirmation circuit that forms an output confirmation signal indicating whether or not control data has been output to an external device, and the output confirmation signal is sent back from the terminal device to the main operation panel as return data. The main operation panel determines whether the control data has been transmitted to the external device via the terminal device based on the output confirmation signal sent back as return data, and confirms that the control data has not been transmitted to the external device. Only when an output confirmation signal indicating the The advantage is that the transmission efficiency is much improved and the transmission speed can be approximately doubled compared to the conventional method, which calls the terminal at least twice to transmit control data. There is.
１図は従来例の概略構成図、第２図は同上の動
作説明図、第３図は本発明一実施例の要部回路図
である。
１は主操作盤、２は端末器、４は外部装置、１
１はラツチ回路、１２はタイミング制御回路、１
３は確認回路である。
FIG. 1 is a schematic configuration diagram of a conventional example, FIG. 2 is an explanatory diagram of the same operation, and FIG. 3 is a circuit diagram of a main part of an embodiment of the present invention. 1 is the main operation panel, 2 is the terminal device, 4 is the external device, 1
1 is a latch circuit, 12 is a timing control circuit, 1
3 is a confirmation circuit.
Claims (1)
クに呼出して被呼出端末器に制御データを伝送す
るとともに、端末器にて受信された制御データを
端末器から外部装置に出力するようにして成る遠
隔制御装置において、受信された制御データをラ
ツチするラツチ回路と、ラツチ回路に制御データ
がラツチされかつ外部装置からレデイ信号が出力
されたときデータ出力信号を出力するタイミング
制御回路と、制御データが外部装置へ出力された
かどうかを示す出力確認信号を形成する確認回路
とを端末器に設け、端末器から主操作盤に出力確
認信号を返送データとして返送するようにして成
ることを特徴とする遠隔制御装置。1 A remote control system that cyclically calls multiple terminals from the main operation panel, transmits control data to the called terminal, and outputs the control data received by the terminal from the terminal to an external device. The control device includes a latch circuit that latches received control data, a timing control circuit that outputs a data output signal when the control data is latched in the latch circuit and a ready signal is output from an external device, and a timing control circuit that outputs a data output signal when the control data is latched in the latch circuit and a ready signal is output from an external device. A remote control characterized in that the terminal device is provided with a confirmation circuit that forms an output confirmation signal indicating whether or not the output has been output to the device, and the output confirmation signal is sent back from the terminal device to the main operation panel as return data. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6344082A JPS58179096A (en) | 1982-04-15 | 1982-04-15 | Remote controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6344082A JPS58179096A (en) | 1982-04-15 | 1982-04-15 | Remote controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58179096A JPS58179096A (en) | 1983-10-20 |
| JPH0131760B2 true JPH0131760B2 (en) | 1989-06-27 |
Family
ID=13229319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6344082A Granted JPS58179096A (en) | 1982-04-15 | 1982-04-15 | Remote controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58179096A (en) |
-
1982
- 1982-04-15 JP JP6344082A patent/JPS58179096A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58179096A (en) | 1983-10-20 |
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