JPH01320558A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮五豆１ 本発明はマイクロプログラム制御装置に関し、特にマイ
クロプログラム制御装置の制御記憶への１ビットエラー
訂正データの書込み方式に関する。

礼里韮韮 従来、この種のマイクロプログラム制御装置は、第２図
に示すように、マイクロ命令が格納されている制御記憶
１と、セレクタ２と、データレジスタ３と、１ビツトエ
ラー訂正２ビツトエラー検出機能回路［以下Ｅ　Ｄ　Ａ
　Ｃ（Ｅｒｒｏｒ　Ｄｅｔｅｃｔｉｏｎ　Ａｎｄｃｏｒ
ｒｅｃｔ　ｉｏｎ　）回路とする］４と、制御記憶制御
部１０とを含んで構成されている。

尚、ＥＤＡＣ回路４の１ビヅ１〜エラー訂正２ビットエ
ラー検出機能（ＥＤＡＣＩ！能）については「エラー検
出及び訂正システム」　（特公昭５３−２０３６７）お
よび「符号理論」　（嵩志雄、都倉信樹、岩垂好裕、稲
垣康善共著、コロナ社刊、１９７５）に詳述されている
。

制御記憶１から読出されたマイクロ命令は、セレクタ２
を介してデータレジスタ３に格納され、ＥＤＡＣ回路４
でエラーチエツクが行われる。

ＥＤＡＣ回路４のエラーチエツクによりそのマイクロ命
令に１ビットエラーが検出されると、そのマイクロ命令
はＥＤＡＣ回路４によって修正され、修正されたマイク
ロ命令はデータレジスタ３に格納されるとともに、履歴
に関係なく制御記憶１に書込まれる。この制御記憶１へ
の書込みが行われている間、ＥＤＡＣ回路４は図示せぬ
被制御部に１ビツト工ラー検出信号線すを介して１ビ、
ｙトエラー検出信号を出力し、この１ビットエラー検出
信号によってマイクロプログラム制御が抑止される。

ＥＤＡＣ回路４によって修正されたマイクロ命令の制御
記憶１への書込みが完了すると、マイクロプログラム制
御の抑止が解除され、マイクロプログラム制御が再開さ
れる。

このような従来のマイクログログラム制御装置では、制
御記憶１から読出されたマイクロ命令に１ビツトエラー
が検出されると、ＥＤＡＣ回路４で修正されたマイクロ
命令は必ず制御記憶１に書込まれるので、固定エラーが
生じたときのように修正されたマイクロ命令の制御記憶
１への書込みが不必要な場合でも、制御記憶１には修正
されたマイクロ命令の書込みが行われている。

また、制御記憶１はＲＡＭ　（ランダムアクセスメモリ
）で構成されており、この制御記憶１は一般的にフリツ
プフロツプで構成されたデータレジスタ３に比べて書込
み時間がかかる。たとえば、制御記憶１への書込み時間
はデータレジスタ３への書込み時間より６３ステップ余
分にかかる。し°たがって、上述の固定エラーが生じた
ときには、不必要な制御記憶１への書込みによって、そ
の書込みが終了するまでマイクロプログラム制御が抑止
されるという欠点がある。

北曹しとｌ的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、マイクロプログラム制御の抑止時間を短
縮することができ、処理速度を向上させることができる
マイクロプログラム制御装置の提供を目的とする。

九匪ム亙虞 本発明によるマイクロプログラム制御装置は、制御記憶
から読出されたマイクロ命令におけるエラーの訂正検出
を行うエラー訂正検出手段を含むマイクロプログラム制
御装置であって、前記エラー訂正検出手段により検出さ
れた第１の１ビットエラー情報を保持する保持手段と、
前記第１の１ビットエラー情報が検出されたときに前記
エラー訂正検出手段により前記エラーの訂正検出が行わ
れた前記マイクロ命令の前記制御記憶への書込みが行わ
れた後に、前記エラー訂正検出手段により検出された第
２の１ビヅトエラー情報と、前記保持手段に保持された
前記第１の１ビットエラー情報との一致を検出する検出
手段と、前記検出手段により前記第１の１ビットエラー
情報と前記第２の１とヅトエラー情報との一致が検出さ
れたとき、前記第２の１ビットエラー情報が検出された
ときに前記エラー訂正検出手段により前記エラーの訂正
検出が行われた前記マイクロ命令の前記制御記憶への書
込みを抑止する抑止手段とを有することを特徴とする。

火■舅 次に、本発明の一実方麺例について図面を参照して説明
する。

第１図は本発明の一実施例の構成を示すブロック図であ
る６図において、本発明の一実施例によるマイクロプロ
グラム制御装置は、制御記憶１と、セレクタ２と、デー
タレジスタ３．５と、ＥＤＡＣ回路４と、フラグレジス
タ６と、比較器７と、アンド回路８と、制御記憶制御部
９とを含んで構成されている。

制御記憶１にはマイクロ命令が格納されており、この制
御記憶１から読出されたマイクロ命令はセレクタ２を介
してデータレジスタ３に格納される。

セ１／クタ２は制御記憶１から読出されたマイクロ命令
と、ＥＤＡＣ回路４からの１ビットエラー訂正データと
のうち−・方を選択してデータレジスタ３に送出する。

データレジスタ３に格納されたマイクロ命令はＥＤＡＣ
回路４に送出されるとともに、制御信号線ａを介して図
示せぬ被制御部に送出される。

ＥＤＡＣ回路４はデータレジスタ３から送られてきたマ
イクロ命令の１ビットエラー訂正２ビットエラー検出を
行い、１ビットエラー訂正を行ったマイクロ命令を制御
記憶１とセレクタ２とに送出する。

また、ＥＤＡＣ回路４はこのときの１ビットエラー情報
、たとえば１ビットエラー訂正時のシンドロームやどの
ビットにエラーが生じたのかという情報をデータレジス
タ５と比較器７とに送出する。

さらに、ＥＤＡＣ回路４は１ビヅト工ラー検出信号線ｌ
〕を介ｌ−て１ビツト工ラー検出信号をデータレジスタ
５とフラグレジスタ６とに出力するとともに４この１ビ
ツト工ラー検出信号を被制御部に送出してマイクロプロ
グラム制御を抑止する。

データレジスタ５にはＥＤＡＣ回路４における１ビツト
エラー訂正時の１ビツトエラー情報が格納される。デー
タレジスタ５に格納された１ビットエラー情報は、この
次にＥＤＡＣ回路４で１ビツトエラー訂正が行われたと
きの１ビットエラー情報と比較器７により比較される。

比較器７においては、それらの１ビットエラー情報が等
しいときには“１”をアンド回路８に出力し、それらの
１ビットエラー情報が等しくないときには“０”をアン
ド回路８に出力する。

アンド回路８はフラグレジスタ６からの出力と比較器７
からの出力との論理積演算を行い、その演算結果を制御
記憶制御部９に出力する。

制御記憶制御部９はアンド回路８からの演算結果に応じ
て１ビットエラー訂正が行われたマイクロ命令の制御記
憶１への書込みを制御する。

次に、本発明の一実艙例の動作について第１図を用いて
説明する。

制御記憶１から読出されたマイクロ命令にそれまで１ビ
ットエラーが生じていなければ、フラグレジスタ６には
“０”がセットされていることとなる。

制御記憶１から読出されたマイクロ命令はセレクタ２を
介してデータレジスタ３に格納され、そのマ・イクロ命
令は制ｍ信号線ａを通って被制御部に送出され、これに
よりマイクロプログラム制御が行われる。

このとき同時に、データレジスタ３に格納されたマイク
ロ命令はＥＤＡＣ回路４に送出され、ＥＤＡＣ回路４で
そのマイクロ命令のエラー検出が行われる。

ＥＤＡＣ回路４でのマイクロ命令のエラー検出により１
ビットエラーが検出されたときには、１ビットエラー検
出信号線すにより１ビットエラー検出信号が被制御部に
出力されてマイクロプログラム制御が抑止される。

また、ＥＤＡＣ回路４はマイクロ命令の１ビットエラー
訂正を行い、１ビットエラー訂正を行ったマイクロ命令
をセレクタ２を介してデータレジスタ３に格納するとと
もに、制御記憶１に送出する。さらに、ＥＤＡＣ回路４
はこのときの１ビットエラー情報をデータレジスタ５に
格納するとともに、フラグレジスタ６に“１”をセット
する。

フラグレジスタ６に１′がセットされるタイミングでは
フラグレジスタ６からの出力はまだ“０”なので、アン
ド回路８は比較器７の比較結果に関係なく、“０”を制
御記憶制御部９に出方する。

したがって、制御記憶１では制御記憶制御部９の制御に
よりＥＤＡＣ回路４からの訂正データの再書込みが行わ
れる。

制御部＋＊ｉでの再書込みが完了すると、マイクロプロ
グラム制御の抑止が解除され、マイクロプログラム制御
が再開される。

この後に、ＥＤＡＣ回路４で１ビットエラーが検出され
ると、ＥＤＡＣ回路４は１ビツト工ラー検出信号ａｂに
より１ビットエラー検出信号を被制御部に出力してマイ
クログログラム制御を抑止する。

また、ＥＤＡＣ回路４はマイクロ命令の１ビットエラー
訂正を行い、１ビットエラー訂正を行ったマイクロ命令
をセレクタ２を介してデータレジスタ３に格納するとと
もに、制御記憶１に送出する。さらに、このときのＥＤ
ＡＣ回路４からの１ビットエラー情報は比較器７により
データレジスタ５に格納された１ビットエラー情報と比
較される。

この比較器７の比較結果が不一致であったならば、アン
ド回路８から制御記憶制御部９に“０”が出力され、制
御記憶１では制御記憶制御部９の＄１７９１１によりＥ
ＤＡＣ回路４からの訂正データの再書込みが行われる。

このとき、データレジスタ５にはＥＤＡＣ回路４からの
１ビットエラー情報が格納され、またフラグレジスタ６
には“１”が格納される。

制御記憶１での再書込みが完了すると、マイクロプログ
ラム制御の抑止が解除され、マイクロプログラム制御が
再開される。

一方、比較器７の比較結果が一致であったならば、フラ
グレジスタ６および比較器７からの出力がともに“１”
となるので、アンド回路８から制御記憶制御部９に“１
”が出力される。これにより、制御記憶制御部９は制御
記憶１におけるＥＤＡＣ回１ｉ！１４からの訂正データ
の再書込みを抑止し、マイクロプログラム制御の抑止が
解除されてマイクロプログラム制御が再開される。

コノヨうに、ＥＤＡＣ回路４で１ビットエラーが検出さ
れたとき、該１ビットエラーの検出以前に検出され、デ
ータレジスタ５に格納された１ビットエラー情報と、該
１ビツトエラー情報とを比較器７で比較し、その比較結
果が一致を示したときに制御記憶１へのＥＤＡＣ回路４
からの訂正データの再書込みを抑止するようにすること
によって、固定エラーが生じたときに生ずる不必要な制
御記憶１への書込みをなくすことができる。よって、マ
イクロプログラム制御の抑止時間を短縮することができ
、処理速度を向上させることができる。

北朋ヱと立米 以上説明したように本発明によれば、制御記憶から読出
されたマイクロ命令におけるエラーの訂正検出を行うエ
ラー訂正検出手段により検出された第１の１ビットエラ
ー情報と、この第１の１ビットエラー情報が検出された
ときにエラー訂正検出手段によりエラーの訂正検出が行
われたマイクロ命令の制御記憶への書込みが行われた後
に、エラー訂正検出手段により検出された第２の１ビッ
トエラー情報とを比較し、その比較結果が一致したとき
に、第２の１ビットエラー情報が検出されたときにエラ
ー訂正検出手段によりエラーの訂正検出が行われたマイ
クロ命令の制御記憶への書込みを抑止するようにするこ
とによって、マイクロプログラム制御の抑止時間を短縮
することができ、処理速度を向上させることができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来例の構成を示すブロック図である。 主要部分の符号の説明 １・・・・・・制御記憶 ３．５・・・・・・データレジスタ ４・・・・・・１とヅトエラー訂正 ２ビットエラー検出機能回路 ６・・・・・・フラグレジスタ ７・・・・・・比較器 ８・・・・・・アンド回路 ９・・・・・・制御記憶制御部

Claims (1)

【特許請求の範囲】
1. （１）制御記憶から読出されたマイクロ命令におけるエ
   ラーの訂正検出を行うエラー訂正検出手段を含むマイク
   ロプログラム制御装置であつて、前記エラー訂正検出手
   段により検出された第１の１ビットエラー情報を保持す
   る保持手段と、前記第１の１ビットエラー情報が検出さ
   れたときに前記エラー訂正検出手段により前記エラーの
   訂正検出が行われた前記マイクロ命令の前記制御記憶へ
   の書込みが行われた後に、前記エラー訂正検出手段によ
   り検出された第２の１ビットエラー情報と、前記保持手
   段に保持された前記第１の１ビットエラー情報との一致
   を検出する検出手段と、前記検出手段により前記第１の
   １ビットエラー情報と前記第２の１ビットエラー情報と
   の一致が検出されたとき、前記第２の１ビットエラー情
   報が検出されたときに前記エラー訂正検出手段により前
   記エラーの訂正検出が行われた前記マイクロ命令の前記
   制御記憶への書込みを抑止する抑止手段とを有すること
   を特徴とするマイクロプログラム制御装置。