JPS61282949A - メモリエラ−処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＥＣＣ回路を備えたメモリシステムのメモリエラー処理
方式であって、修正可能なエラーのメモリ修正を直ちに
行わず、所定のタイミングまでにそのアドレスに書き込
みがなかった時、そのデータのメモリ修正を行うことに
よって、データ修正の減少を図る。

〔産業上の利用分野〕

本発明はメモリデータの検出および修正を行う回路（Ｅ
　ＣＣ回路）を有するメモリシステムのエラーが発生し
た場合の処理方式に関するものである。

情報処理装置に使用される半導体はその集積化が進むに
つれて、極めて微弱な電気信号で動作するようになって
いる。

従って、外来ノイズ、例えば、α線にも感動するので、
防止策を構しているものの完全には防ぎ切れずエラー障
害を発生する。

システムが膨大になるにともなって、障害発生による損
害も大きくなるので、このような一過性障害は自動修正
する方式がとられている。

メモリから読み出したデータにエラーが発生した場合に
、予めエラーコレクティングコード（ＥＣＣ）を付加し
てあり、エラーが発生してもデータの中の１ビツトであ
れば、その付加されたＥＣＣに基づいて正しいデータに
復元し、２ビツト以上のエラーであればエラー検出して
エラー障害とする。

しかしながら、読み出しデータのエラー発生を検出して
、ＥＣＣによって修正したデータを送出し、直ちにメモ
リデータを修正しても、次にそのアドレスのデータを読
み出す以前に、データの書き込みがあった場合には、そ
のアドレスのデータは書き換えられてしまうので、折角
のデータ修正が無駄になる。

これらデータの修正、再書き込みの間はメモリが占有さ
れるので、データの修正、再書き込み中に書き込みまた
は読み出しの処理要求があった場合には、書き込みまた
は読み出しの処理が待たされ、システム処理時間がそれ
だけかかることになる。

従って、修正、書き込みの回数をできるだけ減らしてデ
ータ処理時間をできるだけ短縮する合理的な方式が要望
されている。

〔従来の技術〕

第４図は従来のＥＣＣ回路を備えたメモリシステムのブ
ロック図を示す。

メモリ１にに格納されているデータを読み出す場合、読
み出し命令によってアドレスが指示されると、そのアド
レスのデータがレジスタ２に格納される。

ＥＣＣ回路３を備えたメモリシステムでは、ＥＣＣ回路
３がこのデータをチェックして、１ビツトエラーを検出
すると、データに付与されたＥＣＣに基づいて正しいデ
ータに復元し、レジスタ２から送出される。

一方、修正されたデータはメモリの同じアドレスに書き
込まれる。即ち、メモリのデータも修正される。

また、ＥＣＣ回路３が２ビツト以上のエラーが発生して
いることを検出すると、ＥＣＣ回路３では自動修正がで
きず、データエラーとして別のエラー処理が行われるこ
とになる。

〔発明が解決しようとする問題点〕

ＥＣＣ回路によってエラー修正を行うメモリシステムに
おいては、修正可能なエラーが発生した場合には通常即
座に修正が行われる。

しかしながら、修正されたデータが参照される以前に同
じアドレスにデータが書き込まれる場合、その前のデー
タは消去されて新しいデータと置換されることになるの
で、折角の修正格納する処理は無駄になってしまう。

従って、メモリの書き替え回数の減少を図った合理的な
エラー処理方式が望まれている。

〔問題点を解決するための手段〕

第１図は本発明のメモリエラー処理方式の原理ブロック
図である。

図において、１はデータを格納したメモリ、２は読み出
し命令によって読み出されたデータを格納するレジスタ
、３はレジスタ２のデータをチェックする従来と同じ機
能をもつＥＣＣ回路、４はＥＣＣ回路３とその検出され
たエラーデータのアドレスを記憶するエラーアドレスメ
モリ４１と、メモリのエラー回数を計数するカウンタ４
２とからなるＥＣＣ処理部である。

エラーアドレスメモリ４１の内容は所定のタイミング、
例えば次のレベルチェンジ信号（１つのプロセッサにお
いて、複数のそれぞれ独立に動作して、異なる作業を行
う実行レベルを設けている時に、そのレベル間の遷移を
指示する信号）までに、メモリの同じアドレスに書き込
みがあった時、また書き込みがなかった場合は、レベル
チェンジ信号の入力時にクリヤされ、書き込みがなかっ
た場合には、そのアドレスに修正データが書き込まれる
。

カウンタ４２はエラーアドレスメモリ４１に登録された
アドレス数を計数する。

また、メモリのエラーの回数、即ちカウンタ４２の値が
所定の回数に達すれば、同じアドレスへの書き込みの有
無によらずエラーの修正格納が行われる。

〔作用〕

エラーが発生しても直ちにメモリに格納されているデー
タを修正しないで、所定のタイミングまで修正を留保し
、それまでに書き込みがあれば修正処理は省略できる。

また、レジスタに格納されたエラーデータは、検出され
ると直ちに修正されるので、本来のエラーコレクティン
グの機能は損なわれることなく、しかも次段の処理には
何等の影響も生じてはいない。

〔実施例〕

以下、図面を参照してこの発明の実施例を詳細に説明す
る。

第２図は本発明のメモリエラー処理方式の一実施例のブ
ロック図。

第３図はその状態遷移図である。

なお、企図を通じて同一符号は同一対象物を示す。

５はメモリ１の読み／書きのアドレスを指示するアドレ
スレジスタで、ＥＣＣ処理部４のエラーアドレスメモリ
４１と内容の授受を行い、比較回路６でエラーアドレス
メモリ４１の内容と比較できる構成となっている。

以下状態遷移図に従って本発明の方式の実施例の動作を
説明する。

以後、括弧付数字で状態ステップを示す。

エラーなしの状態（１）に始まり、メモリ１に読み出し
が命令されると、読み出したデータはレジスタ２に格納
され、ＥＣＣ処理部４のＥＣＣ回路３がエラーチェック
を行い、エラーを検出すると修正可能な１ビツトエラー
であれば、修正を行いレジスタ２に修正されたデータを
格納する。

一方、そのアドレスをエラーアドレスメモリ４１に登録
し、カウンタ４２？、：＋１を加算する。即ち、１ピン
ト工ラー１回の状態（２）になる。

更に、次のレベルチェンジ信号が入力するまでに１ビツ
トエラーが発生すれば、１ビツトエラー２回の状態（３
）、以下１ビツトエラー３回以上の状態（４）となる。

そして、エラーアドレスメモリ４１にはエラーアドレス
がその都度登録され、カウンタ４２はその都度＋１され
る。

この間メモリ１に書き込みがあれば、比較回路６がその
都度エラーアドレスメモリ４１の登録アドレスと比較し
て登録アドレスであれば、エラーアドレスメモリ４１か
らそのアドレスをクリヤし、カウンタ４２から１を減じ
る。

即ち、状態（３）は状態（２）に、状Ｂ（２）は状態（
１）になる。

レベルチェンジ信号が入力すると、状態（２）〜（４）
からリカバリルーチンが作動し、状態（５）となって、
エラーアドレスメモリ４１のアドレスのメモリｌにおけ
るデータを全て修正し、エラーアドレスメモリ４１とカ
ウンタ４２はクリヤする。

この動作が終了すると、状態（１）となる。

状態（１）〜（４）で、２ビツトエラーが発生した場合
は、修正不能の別のエラー処理（６）が行われる。

レベルチェンジ信号が入力する以前にカウンタ４２の値
が予め定められた所定値に達すれば、次のレベルチェン
ジ信号でリカバリルーチンが作動する。

〔発明の効果〕

以上述べてきたように、本発明によれば、エラーコレク
ティング機能をもつメモリシステムのエラー処理が合理
化され、不必要な修正ルーチンを実行しないで済むよう
になり、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明のメモリシステムのエラー処理方式の原
理ブロック図、 第２図は本発明の一実施例のブロック図、第３図は状態
遷移図、 第４図は従来例のブロック図である。 図において、 １はメモリ、　　　　２はレジスタ、 ３はＥＣＣ回路、　４はＥＣＣ処理部、４１はエラーア
ドレスメモリ、 ４２はカウンタである。 第１図 第２ＷＡ

Claims (1)

1. 【特許請求の範囲】 データを格納するメモリ（１）と、 該メモリ（１）から読み出されるデータを格納するレジ
   スタ（２）と、 前記データのエラーを検出および修正を行うエラーコレ
   クティング回路（ＥＣＣ回路）（３）とからなるメモリ
   システムにおいて、 修正可能なエラーを発生したアドレスを記憶するエラー
   アドレスメモリ（４１）と、 該メモリ（１）の修正可能なエラー回数を計数するカウ
   ンタ（４２）とを、前記ＥＣＣ回路（３）に付設し、 前記記憶したアドレスに書き込みがあった場合には、前
   記エラーアドレスメモリ（４１）の該アドレスをクリヤ
   し、かつ前記カウンタ（４２）の計数値を一定数減算し
   、 前記カウンタ（４２）の計数値が所定値を超えた場合に
   は、前記アドレスのデータを修正して再書込みすること
   を特徴とするメモリエラー処理方式。