JPH01320824A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野〕 本発明は、光ディスクあるいは磁気ディスクドライブ装
置等に適用しうるＰ　Ｌ　１．、回路に係り、特に入力
の読取りデータの欠落期間中における出力クロツクの周
波数の安定化を図ったＰ　Ｌ　Ｌ回路に関する。

〔従来の技術〕

光ディスクあるいは磁気ディスクト′ライブ装置等のデ
ィジタル情報記憶装置においては、該装置に記憶された
情報の再生時に、読取りデータを的確に抽出するための
再生タイミングを示すクロックを生成するためにＰ　Ｌ
　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路が
使用される。

第５図は、従来より用いられているＰ　Ｌ　Ｌ回路の一
構成例であり、出力クロックの位相が人力の読取りデー
タの位相に追従するように動作するものである。

図において、１０１ば入力の読取りデータと出力クロッ
クとの位相を比較してその位相差を検出する位相比較器
、１０２は固定の周波数を有する参照クロックと出力ク
ロックとの位相差ならびζご周波数差を検出する位相・
周波数比較器、１０３は切換制御信号に基づいて切換制
御される切換スイッチであり、ディスクからのデータ読
取り期間中は実線側に切換えられて位相比較器１０１か
らの出力信号（Ｕｌ、ＤＤを選択出力し、また上記期間
中以外は破線側に切換られて位相・周波数比較２Ｂ　１
０２からの出力信号（ｔＪ２．Ｄ２）を選択出力する。

１０４は上記位相比較器１０１または位相・周波数比較
器１０２からの出力信号（Ｕｌ、ＤＤまたは（Ｕ２．Ｄ
２）を平滑し、位相差に概略比例した電圧成分と該位相
差の積分値に概略比例した電圧成分とを加算した電圧を
発生ずるループフィルタ、１０５は上記ループフィルタ
１０４からの出力電圧に基づいて、出力クロックの位相
を読取りデータの位相または参照クロ、りの位相に追従
させろ電圧制御発振器（Ｖ　ＣＯ：　Ｖｏｌｔａｇｅ　
Ｃｏｎｔｒｏｌｌｅｄ　０ｓｃｉｌａＬｅｒ）である。

」−記の位相比較器１０１ば例えば第６図に示すように
、ＤタイプのフリップフコツブＩＩＩ、１１２．１１３
と、インバータ１１４，１１５，１１６と、エクスクル
−シブオア１１７，１１８とから構成され、第５図に示
した電圧制御発振器１０５からの第７図（ｂ）に示す出
力クロックが、フリップフロップ１１２のクロック端子
に供給されるとともに、上記出力クロックをインバータ
１１４を介して反転して得たクロックがフリップフロッ
プＩＩＩ、１１３のそれぞれのクロック端子に供給され
る。

また、第７図（ａ）に示す入力の読取りデータがフリッ
プフロップ１１１のデータ端子に供給され、該フリップ
フロップ１１１のＱ出力がフリップフロップ１１２のデ
ータ端子に、ざらに該フリップフロップ１１２のＱ出力
がフリップフロップ１１３のデータ端子に供給される。

そして、上記位相比較器１０１からの出力として、イン
バータ１１５，１１６を介した入力の読取りデータとフ
リップフロップ１１１からのＱ　１４力がエクスクル−
シブオア１１７に供給され、ここで上記両信号の排他的
論理和がとられ、該エクスクル−シブオア１１７の出力
からは第７図（Ｃ）に示す出力信号Ｕ１が取り出される
。また、フリップフロップ１１２からのＱ出力とフリッ
プフロップ１１３からのＱ出力がエクスクル−シブオア
１１８に供給され、ここで上記両信号の排他的論理和が
とられ、該エクスクル−シブオア１１８の出力からは第
７図（ｄ）に示す出力信号ＤＪが取り出される。

なお、第７図（ｅ）に示す電流ｉは、ディスクからのデ
ータ読取り期間中に、上記位相比較器１０１から切換ス
イッチ１０３の実線側を介して供給される出力信号（０
１，ＤＤに基づいてループフィルタ１．０４に流れる電
流である。

また、位相・周波数比較器１０２は例えば第８図に示す
ように、Ｄタイプのフリップフロップ１２１〜１２４と
ナントゲート１２５とにより構成される。

データ端子とＧ出力端子が接続されたフリップフロップ
１２１のクロック端子に前述した参照クロックが供給さ
れ、該フリップフロップ１２１からのＱ出力がフリップ
フロップ１２２のクロック端子に供給されて、該フリッ
プフロップ１２２のＱ出力より出力信号Ｕ２が取り出さ
れる。また、データ端子とひ出力端子が接続されたフリ
ップフロップ１２３のクロック端子に電圧制御発振器１
０５からの出力クロックが供給され、該フリップフロッ
プ１２３からのＱ出力がフリップフロップ１２４のクロ
ック端子に供給されて、該フリップフロップ１２４のＱ
出力より出力信号Ｄ２が取り出される。

なお、上記のフリップフロップ１２２ならびに１２４は
、データ端子が常時”　Ｈ”レベルに固定されるととも
に、」二記の出力信号（Ｕ２，１）２）をナントゲート
１２５を介して得た信号がリセット端子に供給されリセ
ットがかけられる。

上記のフリップフロップ１２１のクロック端子には第９
図（ａ）に示す固定の周波数を有する参照クロックが供
給され、このＱ出力からは同図（Ｃ）に示す信号Ｒが出
力される。そしζ、この信号Ｒはフリップフロップ１２
２のクロック端子に供給され、該フリップフロップ１２
２のＱ出力からは同図（Ｑ）に示す出力信号Ｕ２が取り
出される。また、フリップフロップ１２３のクロック端
子には電圧制御発振器１０５からの第９図（ｂ）に示す
出力クロックが供給され、このＱ出力からは同図（ｄ）
に示す信号Ｆが出力される。そして、この信号Ｆはフリ
ップフロップ１２４のクロック端子に供給され、該フリ
ップフロップ１２４のＱ出力からは同図（ｆ）に示す出
力信号Ｄ２が取り出される。

なお、第９図（ｇ）に示す電流ｉば、上記したディスク
からのデータ読取り期間以外の期間に、位相・周波数比
較器１０２から切換スイッチ１０３の破線側を介して供
給される出力信号（Ｕ２．Ｄ２）に基づいてループフィ
ルタ１０４に流れる電流である。

上記の構成において、ディスクからのデータ読取り期間
中は、切換スイッチ１０３が切換制御信号に基づいて実
線側に切換えられ、位相比較器１０１からの出力信号Ｕ
１がループフィルタ１０４を構成するインバータ１４１
、ダイオード川４２、抵抗１４３を介して非反転入力端
子（＋）に基準電圧が供給された演算増幅器１４７の反
転入力端子（−）へ、出力信号Ｄ１がバッファ１４４、
ダイオード１４５、抵抗１４６を介して演算増幅器１４
７の反転入力端子（−）へ供給される。

また、上記したディスクからのデータ読取り期間以外の
期間、例えば目的の情報が記憶されたトラックにアクセ
スを行なう途中、あるいはディスクへのデータ書き込み
期間中等は、切換スイッチ１０３は上記切換制御信号に
基づいて破線側に切換えられる。そして、このときは電
圧制御発振器１０５の出力クロックを基準の周波数に引
込んでこれを保持するため、位相・周波数比較器１０２
からの出力信号Ｕ２がインバーター４１、ダイオード１
４２、抵抗１４３を介して上記演算増幅器１４７の反転
入力端子（−）へ、出力信号Ｄ２がバッファ１４４、ダ
イオード１４５、抵抗１４６を介して演算増幅器１４７
の反転入力端子（−）へ供給される。

上記のループフィルター０４ば、位相比較器１０１また
は位相・周波数比較器１０２からの切換スイッチ１０３
を介して選択的に供給される出力信号（Ｕｌ　、ＤＤ、
（Ｕ２　、Ｄ２）を平滑し、ごこで位相差に概略比例し
た電圧成分と該位相差の積分値に概略比例した電圧成分
とを加算した電圧を発生し、この出力電圧を制御信号と
して電圧制御発振器１０５に供給する。そして、電圧制
御発振器１０５の出力からは、ループフィルタ１０４か
らの上記した出力電圧に基づいて制御された周波数を有
する出力クロックが発生される。

なお、第１０図は一般的なループフィルタの周波数特性
を示したものであり、周波数軸上においては利得に基づ
いて積分領域〔Ｉ〕、比例領域〔■〕そして高域遮断領
域（ＩＩＤに判別される。

而して、ディスクからのテーク読取り期間中において、
該ディスクに欠陥等があると長期間（例えば情報量にし
て数十〜数百ピッ１−程度）にわたり、読取りデータが
欠落してしまう事態が生じる。

このような事態が生じた場合、上記した位相比較器１０
１ではその出力信号（Ｕｌ、ＤＤはディスエーブルされ
たままとなるため、ループフィルタ１０４内を流れる電
流ｌも０に保たれるはずである。従って、上記のループ
フィルタ１０４が理想的な積分特性を有するものであれ
は、ごごからの出力電圧は一定値に保たれ、電圧制御発
振器１０５からの出力クロックの周波数も一定に保たれ
るはずである。

しかしながら、実際の回路構成上においては、ループフ
ィルタ１０４を構成する演算増幅器１４７の入力ハイア
ス電流あるいはダイオード１４２．１４５を流れるリー
ク電流等に起因して、上述したような状態においてもル
ープフィルタの出力電圧は一定値とはならず、例えは入
力ハイアス電流値を積分した形で時間とともに変化して
しまうものである。

このため、読取りデータの欠落期間中であっても電圧制
御発振器１０５からの出力クロックの周波数が変動して
しまい、読取りデータの欠落１す１間経過後に再度読取
りデータが正常に現れたとしても正常な位相同期が得ら
れるまでには時間がかかり、入力データの欠落を生じた
状態すなわちヒツトスリップが生じた状態で再同期して
しまい、以後のデータをすべて読誤まるといった問題が
あっ〔目　的〕 本発明は、上記した従来における問題を解消するために
なされたもので、入力の読取りデータの欠落期間中にお
りる出力クロツクの周波数の安定化を図ったＰ　Ｌ　Ｌ
回路を提供することを目的とする。

（構　成］ 本発明は上記の目的を達成させるために、ディスクから
のデータ読取り期間以外の期間においては、位相比較器
からの出力信号をディスエーブルするとともに、参照ク
ロツクと出力クロツクとの位相差に対応するディジタル
データを出力する信号処理回路からの出力電圧をアナロ
グ電圧に変換してループフィルタに供給することにより
、′電圧制御発振器からの出力クロツクの周波数を定め
られた基準の周波数に引込み、これを一定に保持するよ
うにしたことを特徴とするものである。

以下、本発明の実施例に基づいて具体的に説明する。

第１図は、本発明に基づ＜　Ｐ　Ｌ　Ｌ回路の第１の実
施例を示す構成図である。

図において、■は入力の読取りデータと出力クロックと
の位相差（第１の位相差）を検出する位相比較器、２は
予め定められた固定の周波数を有する参照クロックと出
力クロックとの位相差（第２の位相差）を検出し、切換
制御信号に基づいてディスクからのデータ読取り期間中
（第２の状態）は上記第２の位相差に対応したデータを
発生ずるとともに、データ読取り期間以外の期間（第１
の状態）は直前の出力データの概略平均値を保持する例
えばディジクル・シグナル・プロセッサ（ＤＳ　Ｐ　：
　Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｅｒ
）で構成された信号処理回路である。

３は位相比較器１からの出力信号（Ｕ、Ｄ）を上記切換
制御信号に基づいて第１の状態のときにディスエーブル
し、第２の状態のときに通過させるアンドゲート３１，
３２で構成されたケート回路、４は信号処理回路２の出
ノＪ電圧をアナログ電圧に変換するＤ／Ａコンハーク、
５はゲート回路３を介した位相比較器１からの出力信号
（Ｕ、Ｄ）をそれぞれインバータ５１、ダイオード５２
、抵抗５３ならびにハンファ５４、ダイオード５５、抵
抗５６を介して平滑し、上記第１の位相差に概略比例し
た電圧成分とＤ／Ａコンハーク４から供給される出力電
圧とに対して、概略積分特性を示す演算増幅器５７によ
る処理が行なわれるループフィルタ、６はループフィル
タ５からの出力電圧に基づいて制御された周波数を有す
る出力クロックを発生ずる電圧制御発振器である。

なお、上記した第１図中におげろ位相比較器１、ループ
フィルタ５ならびに電圧制御発振器６は、それぞれ第５
図で説明した構成中のものと同等の動作を行なうもので
ある。

上記した構成からなるＰ　Ｌ　Ｌ回路において、ディス
クからのデータ読取り期間以外の期間は、切換制御信号
に基づいてゲート回路３を構成するアンドゲート３１，
３２がともに閉状態となるため、位相比較器１からの出
力信号（Ｕ、Ｄ）がディスエーブルされ、該出力信号の
ループフィルタ５への供給が停止される。

一方、ＤＳＰで構成された信号処理回路２においては、
固定の周波数を有する参照クロックと電圧制御発振器６
からの出力クロックとの位相差か検出され、ここからは
後述するように該位相差に対応した処理に基づくディジ
クルデータが出ノｊされる。そして、この信号処理回路
２からの出力データはＤ／Ａコンバータ４によりアナロ
グ電圧に変換された後、ループフィルタ５を構成する演
算増幅器５７０反転入力端子（−）に供給されて加算さ
れる。なお、上記の演算増幅器５７の非反転入力端子（
＋）には基準電圧が供給されている。

上記の信号処理回路２では、参照クロックと出力クロッ
クとの位相差に基づいて、ループフィルタ５に加算され
るＤ／Ａコンハーク４の出力電圧を制御することにより
、出力クロックの位相を参照クロックの位相に追従させ
る処理が行なわれる。

すなわち、ディスクからのデータ読取り期間以外の期間
は、１〕／Ａコンバータ４の出力電圧を信号処理回路２
により制御し、出力クロフクの周波数を予め定められた
基準の周波数に引込み、これを一定に保持するように動
作する。

ここで、」二記した出力クロックの位相が参照クロック
の位相とロック状態にあり、定常的に基準の周波数に基
づいて動作している場合を考える。

このロック状態におけるループフィルタ５の出力電圧は
、出力クロックの周波数が基準の周波数となるようにほ
ぼ一定の電圧値を保持している。

また、上記のロック状態においては、位相比較器１の出
力は前述したように切換制御信号に基づいてディスエー
ブル状態にある。

このことはロック状態におけるＤ／Ａコンバータ４の出
力電圧が、ループフィルタ５を構成する演算増幅器５７
の入力ハイアス電流等に起因して生ずる該ループフィル
タ５の出力電圧の変動をキャンセルするような電圧値に
あることを意味する。

従って、−上記したロック状態におけるＤ／Ａコンハー
ク４の出力電圧の平均値を保持しておけば、ディスクか
らのデータ読取り期間中に長期間にわたって読取りデー
タの欠落期間が生した場合でも、ループフィルタ５から
の出力電圧はほぼ一定値に保持されるので、従来におけ
るＰ　Ｌ　Ｌ回路での問題を解消することができる。

上記の本発明に基づ＜　ＰＬＬ回路においては、目的と
する情報の読取りを開始する直前まで、切換制御信号に
基づいて位相比較器１の出力をディスエーブル状態とし
ておき、ＤＳＰで構成された信号処理回路２でループフ
ィルタ５に供給されるＤ／Ａコンバータ４の出力電圧を
制御することにより、電圧制御発振器６から発生される
出力クロックの周波数を基準の周波数に引込み、これを
−定に保持するようにしている。

また、情報の読取り期間中は切換制御信号に基づいて、
ゲート回路３を構成するアントゲ−１−３１，３２が開
状態となり、位相比較器１の出力がイネーブル状態とな
ってループフィルタ５に供給されるとともに、信号処理
回路２における出力データの読取り期間直前の平均値が
保持される。

そして、」−記のデータ読取り期間中において、該読取
りデータの欠落期間が生した場合でも、信号処理回路２
で保持された出力データの読取り期間直前の平均値に基
づ＜Ｄ／Ａコンバータ４からの出力電圧により、ループ
フィルタ５の出力電圧はほぼ一定電圧に保持されるので
、電圧制御発振器６からの出力クロックの周波数をデー
タ欠落直前におりる動作周波数に保持することができる
。

第２図は、本発明に基づ＜　ＰＬＬ回路の第２の実施例
を示す構成図である。

図中の位相比較器１、ＤＳＰで構成される信号処理回路
２、ゲート回路３ならびにＤ／Ａコンハーク４にはそれ
ぞれ第１図の同符号で示されたものとまったく同様の動
作を行なうものが使用され、電圧制御発振器６には２人
力のものが使用される。

比例回路７にはディスクからのデータ読取り期間中は、
ゲート回路３のアントゲ−）３１を介した位相比較器１
からの出力信号Ｕがインバータ７１、ダイオード７２、
抵抗７３を介して、またアントゲ−１・３２を介した位
相比較器１からの出力信号りがハソファ７４、ダイオー
ド７５、抵抗７６を介して、非反転入力端子（」−）に
基準電圧が供給された演算増幅器７７の反転入力端子（
−）に供給される。そして、上記の比例回路７の出力か
らは、ゲート回路３を介した位相比較器１からの出力電
圧に概略比例した電圧Ｖ１が出力され、この電圧■１が
電圧制御発振器６の一方の入力端子（ＦＣ端子）に供給
される。

また、積分回路８ば演算増幅器８Ｉと抵抗８２．８３な
らびにコンデンサ８４とから構成され、演算増幅器８４
の反転入力端子（−）には比例回路７からの上記した電
圧■、とＤ／Ａコンハーク４からの出力電圧が供給され
るとともに、該演算増幅器８１の非反転入力端子（＋）
には基準電圧が供給されている。そして、上記の積分回
路８の出力からは、比例回路７からの出力電圧（Ｖｌ）
とＤ／Ａコンバータ４からの出力電圧との加算出力の積
分値に概略比例した電圧■２が出力され、この電圧■２
が電圧制御発振器６の他方の入力端子（ＦＣ端子）に供
給される。

なお、上記した２人力の電圧制御発振器６としては、′
「Ｉ　（テキザスインスッルメンツ）社の５Ｎ７４ＬＳ
６２４，６２８，６２９等があり、これらのＦＣ端子に
比例回路７からの出力電圧■１を、ＦＣ端子に積分回路
８からの出力電圧Ｖ２を供給するごとにより、該電圧制
御発振器６の゛出力からは上記した電圧値（Ｖｌ、Ｖ２
）により制御された周波数を存する出力ロックが発生さ
れる。

そして、信号処理回路２によって制御されたＤ／Ａコン
バータ４からの積分回路８に供給される出力電圧により
、比例回路７を構成する演算増幅器７７の入力オフセソ
ト電圧、入カハイアス電流等に起因して生する出力電圧
オフセシ１へ、および積分回路８を構成する演算増幅器
８１の入力ハイアス電流等に起因して生ずる読取りデー
タの欠落期間中に生ずる該積分回路８での出ノＪ電圧の
変動が総合的にキャンセルされ、前述した第１の実施例
の場合と同様な効果が発揮される。

続いて、上記した第１ならびに第２の実施例における信
号処理＠路２を構成するＤＳＰの一構成例を第３図に示
し説明する。

図中の２１は基準となる固定の周波数を有する参照クロ
ックと電圧制御発振器６からの出力クロックとの位相差
を検出する位相比較器で、図示の例では参照クロックに
よりカウントアツプを行ない、出力クロックによりカウ
ントダウンを行なうリバーシブル・カウンタにより構成
されている。

この位相比較器２１では、上記の参照クロックと出力ク
ロックとの位相差を複数の同期にわたって検出し、ここ
から出力されるカウント値は両クロックの位相差を示し
たものとなる。

２２は積分器であり、図示のＺ−１で示される伝達要素
は遅延要素で、実際の回路ではレジスタ等により構成さ
れる。そして、この遅延要素を含む破線で示すブロック
が積分器として動作し、連続線形システムにおける積分
要素１／Ｓ（Ｓニラプラス演算子）と同等の伝達特性を
有する。

なお、上記の積分器２２内における′「５は遅延要素の
遅延時間、すなわちディジタル信号処理回路におけるサ
ンプリング時間を示している。

そして、」１記の第３図に示した構成のものにおいては
、位相比較器２１からの参照クロックと出力クロックと
の位相差に基づく上記積分器２２を介して得た積分成分
と、位相比較器２１の出力に比例した比例成分とのそれ
ぞれに、符号２３で示ず積分要素Ｉ、符号２４で示ず比
例要素Ｐなる係数を乗した後にそれぞれ加算してこれを
出力データとし、ごの出力データをＤ／Ａコンバータ４
に供給している。

さらに、第４図は上記したＤＳＰの他の構成例を示した
ものである。

第２図に示した本発明による第２の実施例では、Ｄ／Ａ
コンバータ４の出力電圧から電圧制御発振器６で発生さ
れる出力クロックの位相を得るまでに至る伝達関数は２
重積分系となっている。このため、第３図に示したＤＳ
Ｐの構成例にみられるように、参照クロックと出力クロ
ックとの位相差に基づく積分成分と比例成分のみを出力
する処理系では、安定した出力クロックの位相を参照ク
ロックの位相に追従させるのは困難である。

而して、第４図に示す構成例のものは、リートラグフィ
ルタ２５を用いて位相進み補償を行ない、安定性の向上
を図ったものである。

上記のリードラグフィルタ２５を構成する積分器２６の
ブロックを、連続線形システムにおりる積分要素１／Ｓ
と置き換えることにより、Ｔ、、−１−１ Ｔ２ｓ＋　１ なる伝達関数を有するものと等価となる。

いま、信号処理回路２によりＤ／Ａコンバータ４の出力
電圧が制御され、電圧制御発振器６からの出力クロック
の位相が参照クロックの位相とに１ツク状態にあり、定
常的に基準の周波数で動作している場合を考える。

このとき、第１図ならびに第２図に示した第１ならびに
第２の実施例における１）／Ａコンバータ４の出力電圧
から出力クロックの位相を得るまでに至る伝達関数は２
型、また第３図ならびに第４図に示した構成におけるＤ
ＳＰの伝達関数は１型となり、系全体としての伝達関数
は３型であるので定常的な位相差は０となる。

なお、伝達関数Ｇ　（Ｓ）において、１１ｍ５”ｂ、＋
Ｏ Ｃ（Ｓ）が０でない有限値となるときに、これを１１型
であるという。

従って、−１−記したような定常状態においては、積分
成分が平均的なりＳＰの出力データを占めることになり
、比例成分または上記のり−ドラグフィルタ２５の出力
成分はＯ近傍で変化するだけとなる。

この結果、第３図ならびに第４図に示す構成中には図示
していないが、前述の切換制御信号に基づいて、ディス
クからのデータ読取り期間直前におりる信号処理回路２
の積分器出力を保持し、上記の比例成分またはり一トラ
グフィルタの出力成分が０となるように制窃１すること
により、ディスクからのデータ読取り期間中においても
該データ読取り期間直前における平均値を保持すること
ができろ。

なお、第３図ならびＱこ第４図に示したＤＳＰの構成例
は、本発明における信号処理回路２の構成をこれらに限
定するものではなく、参照クロックと出力クロックとの
位相差に基づいて、出力クロックの位相が参照クロック
の位相に追従するようにＤ／Ａコンバータ４の出力電圧
を制御し、切換制御信号によりデータ読取り期間直前に
おける平均的な出力データを保持する構成のものであれ
ばよい。

〔効　果〕

以上説明した本発明によれば、ディスクからのデータ読
取り期間以外の期間においては、位相比較器からの出力
信号をディスエーブル状態とするとともに、基準の固定
の周波数を有する参照クロックと出力クロックとの位相
差に対応する電圧に基づいて、電圧制御発振器からの出
力クロックの周波数の安定化を図る構成としたので、読
取りデータの欠落期間中における出力クロックの周波数
変動を防止することができるとともに、出力クロックの
周波数を基準の周波数に引込んでこれを一定に保持する
ことができる。

【図面の簡単な説明】

第１図は本発明によるＰＬＬ回路の第１の実施例を示す
構成図、 第２図は本発明によるＰＬＬ回路の第２の実施例を示す
構成図、 第３図は本発明における信号処理回路を構成するＤＳＰ
の一構成例を示す図、 第４図は一上記ＤＳＰの他の構成例を示す図、第５図は
従来におけるＰ　Ｌ　Ｌ回路を示す構成図、第６図は従
来におけるＰ　Ｌ　Ｌ回路の位相比較器の構成例を示す
図、 第７図は上記位相比較器の動作を説明するためのタイミ
ングチャート、 第８図は従来におけるＰＬＬ回路の位相・周波数比較器
の構成例を示す図、 第９図は上記位相・周波数比較器の動作を説明するため
のタイミングチャート、 第１０図は一般的なループフィルタの周波数特性を示す
図である。 １・・・位相比較器、２・・・信号処理回路、３・・・
クー−１−回１４・・・Ｄ／Ａコンバータ、５・・・ル
ープフィルタ、６・・・電圧制御発振器、７・・・比例
回路、８・・・積分回路。

Claims (1)

1. 【特許請求の範囲】 　入力信号と出力クロック信号とが入力され、これら両
   信号間の第１の位相差を検出し、この値に対応した出力
   信号を発生する位相比較器（１）と、定められた周波数
   を有する参照クロック信号と出力クロック信号とが入力
   され、これら両信号間の第２の位相差を検出し、切換制
   御信号が第１の状態にあるときに該第２の位相差に対応
   して処理されたデータを発生するとともに、該切換制御
   信号が第２の状態にあるときに直前の出力データの概略
   平均値を保持する信号処理回路（２）と、上記位相比較
   器からの出力信号を上記切換制御信号が第１の状態にあ
   るときにディスエーブル状態とし、第２の状態にあると
   きに通過させるゲート回路（３）と、 上記信号処理回路からの出力データが供給され、該出力
   データをアナログ電圧に変換するＤ／Ａコンバータ（４
   ）と、 上記ゲート回路により制御された位相比較器からの出力
   信号またはこの信号に応じて発生された上記第１の位相
   差に概略比例した電圧信号と、上記Ｄ／Ａコンバータか
   らの出力信号とが入力され、該第１の位相差とＤ／Ａコ
   ンバータの出力電圧とに対して概略積分または比例−積
   分特性を有する演算回路（５、７、８）と、 上記演算回路からの出力電圧に基づいて制御された周波
   数を有する出力クロック信号を発生する電圧制御発振器
   （６）とを備えたことを特徴とするＰＬＬ回路。