JPH0132207Y2 - - Google Patents
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- JPH0132207Y2 JPH0132207Y2 JP18708084U JP18708084U JPH0132207Y2 JP H0132207 Y2 JPH0132207 Y2 JP H0132207Y2 JP 18708084 U JP18708084 U JP 18708084U JP 18708084 U JP18708084 U JP 18708084U JP H0132207 Y2 JPH0132207 Y2 JP H0132207Y2
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- index pulse
- comparison circuit
- circuit
- reference voltage
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Links
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Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
Description
【考案の詳細な説明】
(産業上の利用分野)
本考案はデイスク装置のインデツクスパルス信
号処理回路に関する。[Detailed Description of the Invention] (Industrial Application Field) The present invention relates to an index pulse signal processing circuit for a disk device.
(従来の技術)
デイスク装置、たとえば磁気デイスク装置では
デイスク1回転に1個発生するインデツクスパル
スを基準としてデータの書込み、読取りを行なう
ようになつている。従つてインデツクスパルスの
位置を正確に定めることが必要であるが、インデ
ツクスパルスをデイスク駆動用モータ、即ちスピ
ンドルモータで発生させる場合にはこのモータの
ロータに設けた検出部をセンサーによつて検出す
るようになして基準のインデツクスパルス位置よ
り若干前でインデツクスパルスを発生させ、この
インデツクスパルスをインデツクスパルス信号処
理回路で遅らせてその位置を基準のインデツクス
パルス位置に調整している。(Prior Art) In a disk device, for example, a magnetic disk device, data is written and read based on an index pulse that is generated once per rotation of the disk. Therefore, it is necessary to accurately determine the position of the index pulse, but when the index pulse is generated by a disk drive motor, that is, a spindle motor, it is necessary to accurately determine the position of the index pulse. An index pulse is generated slightly before the reference index pulse position in a manner similar to detection, and this index pulse is delayed by an index pulse signal processing circuit to adjust its position to the reference index pulse position. There is.
このようなインデツクスパルス信号処理回路は
第3図に示すように2個のモノマルチバイブレー
タM1,M2により構成されている。第4図に示
すようにモノマルチバイブレータM1はインデツ
クスパルス入力の前縁でトリガーされてパルス幅
Tのパルスを出力し、このパルスの後縁でモノマ
ルチバイブレータM2がトリガーされてパルス幅
tdのインデツクスパルスを出力する。このインデ
ツクスパルスの位置はモノマルチバイブレータM
1の可変抵抗VR1とキヤパシタC1の値を調整
してTを変えることによつて正規の位置に調整す
ることができ、またモノマルチバイブレータM2
の可変抵抗VR2とキヤパシタC2の値を調整し
てtdを決定する。 Such an index pulse signal processing circuit is composed of two mono-multivibrators M1 and M2, as shown in FIG. As shown in Fig. 4, mono multivibrator M1 is triggered at the leading edge of the index pulse input and outputs a pulse with pulse width T, and mono multivibrator M2 is triggered at the trailing edge of this pulse and outputs a pulse with pulse width T.
Outputs td index pulse. The position of this index pulse is the mono multivibrator M.
By adjusting the values of variable resistor VR1 and capacitor C1 of 1 and changing T, the position can be adjusted to the normal position.
td is determined by adjusting the values of variable resistor VR2 and capacitor C2.
(考案が解決しようとする問題点)
上記インデツクスパルス信号処理回路ではIC
(集積回路)化する場合可変抵抗VR1,VR2及
びキヤパシタC1,C2を除いた部分をICで構
成し、これに可変抵抗VR1,VR2及びキヤパ
シタC1,C2を外付けすることになる。したが
つてICは最低6本のピンP1〜P6が必要とな
り、ICのピン数が6本より少なく制限されてい
る場合にはIC化できない。(Problem that the invention attempts to solve) In the above index pulse signal processing circuit, the IC
(Integrated circuit) In this case, the portion excluding variable resistors VR1, VR2 and capacitors C1, C2 is constructed with an IC, and variable resistors VR1, VR2 and capacitors C1, C2 are externally attached to this. Therefore, an IC requires at least six pins P1 to P6, and if the number of IC pins is limited to less than six, it cannot be made into an IC.
(問題点を解決するための手段)
本考案はインデツクスパルスを基準としてデー
タの書込みまたは読取りを行なうようになしたデ
イスク装置のインデツクスパルス信号処理回路に
おいて、インデツクスパルス入力の一方の縁をな
まらせる可変時定数回路と、この可変時定数回路
の出力が入力される第1の比較回路及び第2の比
較回路と、この第2の比較回路の出力により動作
制御されてこの第2の比較回路の基準電圧を上記
第1の比較回路の基準電圧の上下の値に設定する
スイツチング手段とを有している。(Means for Solving the Problems) The present invention provides an index pulse signal processing circuit for a disk device that writes or reads data based on the index pulse. A variable time constant circuit for smoothing, a first comparison circuit and a second comparison circuit to which the output of the variable time constant circuit is input, and a second comparison circuit whose operation is controlled by the output of the second comparison circuit. and switching means for setting the reference voltage of the circuit to a value above or below the reference voltage of the first comparison circuit.
(作用)
インデツクスパルス入力の一方の縁が可変時定
数回路によりなまらされて第1の比較回路と第2
の比較回路に入力され、第2の比較回路の出力に
よりスイツチング手段が動作制御されて第1の比
較回路の基準電圧の上下の値に第2の比較回路の
基準電圧が設定され、第1の比較回路と第2の比
較回路の出力によりインデツクスパルスが形成さ
れる。(Function) One edge of the index pulse input is smoothed by the variable time constant circuit, and
The output of the second comparison circuit controls the operation of the switching means to set the reference voltage of the second comparison circuit to a value above or below the reference voltage of the first comparison circuit. The outputs of the comparison circuit and the second comparison circuit form an index pulse.
(実施例)
第1図は本考案の一実施例を示し、第2図はそ
のタイミングチヤートである。(Embodiment) FIG. 1 shows an embodiment of the present invention, and FIG. 2 is a timing chart thereof.
コンパレータCP1,CP2、トランジスタTr、
インバータN1〜N3、抵抗R1〜R8はIC(集
積回路)で構成され、このICには2本のピンP
7,P8が設けられている。可変抵抗VR3及び
キヤパシタC3は可変時定数回路を構成し、上記
ICに外付けされる。コンパレータCPI及び抵抗R
1〜R3は入力電圧を基準電圧VTH1と比較する第
1の比較回路を構成し、電源電圧VCCが抵抗R1
〜R3で分圧されてコンパレータCP1に基準電
圧VTH1として与えられる。コンパレータCP2及
び抵抗R4〜R6は入力電圧を基準電圧VTH2と比
較する第2の比較回路を構成し、電源電圧VCCが
抵抗R4〜R6で分圧されてコンパレータCP2
に基準電圧VTH2として与えられる。トランジスタ
Trはスイツチング手段として用いられ、コンパ
レータCP2の出力に応じて抵抗R5の一部及び
抵抗R6を短絡し又は非短絡にして基準電圧VTH2
を基準電圧VTH1より低い値又は高い値に切換え
る。 Comparators CP1, CP2, transistor Tr,
Inverters N1 to N3 and resistors R1 to R8 are composed of an IC (integrated circuit), and this IC has two pins P.
7, P8 are provided. The variable resistor VR3 and the capacitor C3 constitute a variable time constant circuit, and the above
Externally attached to the IC. Comparator CPI and resistance R
1 to R3 constitute a first comparison circuit that compares the input voltage with the reference voltage V TH1 , and the power supply voltage V CC is connected to the resistor R1.
The voltage is divided by ~R3 and applied to the comparator CP1 as a reference voltage VTH1 . Comparator CP2 and resistors R4 to R6 constitute a second comparison circuit that compares the input voltage with reference voltage V TH2 , and the power supply voltage V CC is divided by resistors R4 to R6 to
is given as the reference voltage V TH2 . transistor
The Tr is used as a switching means, and depending on the output of the comparator CP2, a part of the resistor R5 and the resistor R6 are short-circuited or not short-circuited to set the reference voltage V TH2.
Switch to a value lower or higher than the reference voltage V TH1 .
ピンP7へは磁気デイスク装置におけるデイス
ク駆動用モータのロータに設けられた検出部を検
出するセンサーからインデツクスパルスが入力さ
れる。キヤパシタC3は低レベルのインデツクス
パルスがピンP7に入力された時には両端が短縮
された状態になつて瞬時に放電し、ピンP7にイ
ンデツクスパルスが入力されない時には開放状態
になつて電源電圧VCCにより可変抵抗VR3を通
して充電される。インデツクスパルスの入力でキ
ヤパシタC3が放電してピンP7が低レベルにな
る過程ではまずコンパレータCP1の出力が反転
して高レベルになり、これにより若干遅れてコン
パレータCP2の出力が高レベルから低レベルに
反転する。 An index pulse is input to pin P7 from a sensor that detects a detection section provided on the rotor of a disk drive motor in a magnetic disk device. When a low-level index pulse is input to pin P7, both ends of capacitor C3 are shortened and the capacitor C3 is instantly discharged, and when no index pulse is input to pin P7, it becomes an open circuit and the supply voltage V CC is charged through variable resistor VR3. During the process in which capacitor C3 is discharged by the index pulse input and pin P7 becomes low level, the output of comparator CP1 is first inverted and becomes high level, and after a slight delay, the output of comparator CP2 changes from high level to low level. to be reversed.
インデツクスパルスがピンP7に入力される以
前にはコンパレータCP2は非反転入力端子に入
力されるキヤパシタC3の充電電圧が、反転入力
端子に入力される基準電圧VTH2より高いから出力
が高レベルになり、トランジスタTrがオンして
基準電圧VTH2が基準電圧VTH1より低い所定のレベ
ルに保たれている。コンパレータCP1はピンP
7にインデツクスパルスが入力される以前には反
転入力端子に入力されるキヤパシタC3の充電電
圧が、非反転入力端子に入力される基準電圧VTH1
より高いから出力が低レベルになつている。 Before the index pulse is input to pin P7, comparator CP2 outputs a high level because the charging voltage of capacitor C3 input to the non-inverting input terminal is higher than the reference voltage V TH2 input to the inverting input terminal. Then, the transistor Tr is turned on and the reference voltage V TH2 is maintained at a predetermined level lower than the reference voltage V TH1 . Comparator CP1 is pin P
7, the charging voltage of capacitor C3 input to the inverting input terminal is the reference voltage V TH1 input to the non-inverting input terminal.
Because it is higher, the output is at a lower level.
インデツクスパルスの入力でキヤパシタC3が
放電してコンパレータCP2の出力が低レベルに
なると、トランジスタTrがオフして基準電圧
VVTH2が基準電圧VTH1より高いレベルになる。こ
の状態でインデツクスパルスの入力が無くなる
と、キヤパシタC3が電源電圧VCCにより可変抵
抗VR3を通して、C3・VR3の時定数で充電
され、この充電電圧がコンパレータCP1,CP2
に入力される。したがつてまずコンパレータCP
1の出力が反転して低レベルになり、次にコンパ
レータCP2の出力が反転して高レベルになる。
コンパレータCP1,CP2の出力は各々インバー
タN1,N2で反転されてワイアードオアがとら
れ、インバータN3で反転されてインデツクスパ
ルスとしてピンP8より出力される。このインデ
ツクスパルスはインバータN1,N2の出力がと
もに低レベルに期間、つまりインデツクスパルス
の入力が無くなつてコンパレータCP1の出力が
反転してからコンパレータCP2の出力が反転す
るまでの期間に発生し、キヤパシタC3の充電カ
ーブ、即ち充電時定数C3,VR3によつて位置
が決まる。よつてインデツクスパルスの位置は可
変抵抗VR3の調整で正規の位置に調整すること
ができる。ここにインデツクスパルスの入力でキ
ヤパシタC3が放電される際にはトランジスタ
Trにより基準電圧VTH2が基準電圧VTH1より低い
レベルに切換えられているからコンパレータCP
1,CP2の出力がともに高レベルになることは
なくてインデツクスパルスが出力されない。 When the capacitor C3 is discharged by the index pulse input and the output of the comparator CP2 becomes low level, the transistor Tr is turned off and the reference voltage
VV TH2 becomes higher level than reference voltage V TH1 . When the index pulse input disappears in this state, the capacitor C3 is charged by the power supply voltage V CC through the variable resistor VR3 with a time constant of C3 and VR3, and this charging voltage is applied to the comparators CP1 and CP2.
is input. Therefore, first the comparator CP
The output of comparator CP2 is inverted and becomes a low level, and then the output of comparator CP2 is inverted and becomes a high level.
The outputs of the comparators CP1 and CP2 are each inverted by inverters N1 and N2, a wired OR is taken, and the outputs are inverted by an inverter N3 and output from pin P8 as an index pulse. This index pulse is generated during the period when the outputs of inverters N1 and N2 are both at a low level, that is, during the period from when the input of the index pulse disappears and the output of comparator CP1 is inverted until the output of comparator CP2 is inverted. , the position is determined by the charging curve of the capacitor C3, that is, the charging time constants C3 and VR3. Therefore, the position of the index pulse can be adjusted to the normal position by adjusting the variable resistor VR3. When the capacitor C3 is discharged by inputting the index pulse, the transistor
Since the reference voltage V TH2 is switched to a level lower than the reference voltage V TH1 by the Tr, the comparator CP
The outputs of 1 and CP2 never reach a high level, and no index pulse is output.
なお基準電圧VTH2を切換えるスイツチング手段
はトランジスタTrを用いたが、アナログスイツ
チを用いてもよい。 Although the transistor Tr is used as the switching means for switching the reference voltage V TH2 , an analog switch may also be used.
(考案の効果)
以上のように本考案によればインデツクスパル
ス入力の一方の縁を可変時定数回路によりなまら
せて第1の比較回路と第2の比較回路とに入力す
る一方、第1の比較回路の基準電圧の盾下の値に
第2の比較回路の基準電圧を設定するスイツチン
グ手段を設け、このスイツチング手段を第2の比
較回路の出力により動作制御し、第1の比較回路
と第2の比較回路の出力によりインデツクスパル
スを形成するようにしたので、少ないピン数で
IC化することが可能になる。(Effects of the invention) As described above, according to the invention, one edge of the index pulse input is blunted by the variable time constant circuit and inputted to the first comparison circuit and the second comparison circuit, while the first edge Switching means is provided for setting the reference voltage of the second comparison circuit to a value below the reference voltage of the comparison circuit, and the operation of the switching means is controlled by the output of the second comparison circuit. Since the index pulse is formed by the output of the second comparator circuit, the number of pins can be reduced.
It becomes possible to convert it into an IC.
第1図は本考案の一実施例を示す回路図、第2
図は同実施例のタイミングチヤート、第3図は従
来のデイスク装置のインデツクスパルス信号処理
回路を示す回路図、第4図は同インデツクスパル
ス信号処理回路のタイミングチヤートである。
VR3……可変抵抗、C3……キヤパシタ、CP
1,CP2……キヤパシタ、N1〜N3……イン
バータ、R1〜R8……抵抗。
Figure 1 is a circuit diagram showing one embodiment of the present invention;
This figure is a timing chart of the same embodiment, FIG. 3 is a circuit diagram showing an index pulse signal processing circuit of a conventional disk device, and FIG. 4 is a timing chart of the same index pulse signal processing circuit. VR3...variable resistor, C3...capacitor, CP
1, CP2... Capacitor, N1-N3... Inverter, R1-R8... Resistor.
Claims (1)
みまたは読取りを行なうようになしたデイスク装
置のインデツクスパルス信号処理回路において、
インデツクスパルス入力の一方の縁を可変時定数
回路によりなまらせて第1の比較回路と第2の比
較回路とに入力する一方、上記第1の比較回路の
基準電圧の上下の値に第2の比較回路の基準電圧
を設定するスイツチング手段を設け、該スイツチ
ング手段を上記第2の比較回路の出力により動作
制御し、上記第1の比較回路と第2の比較回路の
出力によりインデツクスパルスを形成するように
したことを特徴とするデイスク装置のインデツク
スパルス信号処理回路。 In an index pulse signal processing circuit of a disk device that writes or reads data based on the index pulse,
One edge of the index pulse input is rounded by a variable time constant circuit and inputted to the first comparison circuit and the second comparison circuit, while a second A switching means is provided for setting a reference voltage of the comparison circuit, the operation of the switching means is controlled by the output of the second comparison circuit, and an index pulse is generated by the output of the first comparison circuit and the second comparison circuit. 1. An index pulse signal processing circuit for a disk device, characterized in that the index pulse signal processing circuit is configured to form an index pulse signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18708084U JPH0132207Y2 (en) | 1984-12-10 | 1984-12-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18708084U JPH0132207Y2 (en) | 1984-12-10 | 1984-12-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61101846U JPS61101846U (en) | 1986-06-28 |
| JPH0132207Y2 true JPH0132207Y2 (en) | 1989-10-03 |
Family
ID=30744547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18708084U Expired JPH0132207Y2 (en) | 1984-12-10 | 1984-12-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0132207Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766614B2 (en) * | 1987-06-22 | 1995-07-19 | 日本電産株式会社 | Index signal circuit |
-
1984
- 1984-12-10 JP JP18708084U patent/JPH0132207Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61101846U (en) | 1986-06-28 |
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