JPH0132207Y2 - - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本考案はデイスク装置のインデツクスパルス信
号処理回路に関する。

（従来の技術） デイスク装置、たとえば磁気デイスク装置では
デイスク１回転に１個発生するインデツクスパル
スを基準としてデータの書込み、読取りを行なう
ようになつている。従つてインデツクスパルスの
位置を正確に定めることが必要であるが、インデ
ツクスパルスをデイスク駆動用モータ、即ちスピ
ンドルモータで発生させる場合にはこのモータの
ロータに設けた検出部をセンサーによつて検出す
るようになして基準のインデツクスパルス位置よ
り若干前でインデツクスパルスを発生させ、この
インデツクスパルスをインデツクスパルス信号処
理回路で遅らせてその位置を基準のインデツクス
パルス位置に調整している。

このようなインデツクスパルス信号処理回路は
第３図に示すように２個のモノマルチバイブレー
タＭ１，Ｍ２により構成されている。第４図に示
すようにモノマルチバイブレータＭ１はインデツ
クスパルス入力の前縁でトリガーされてパルス幅
Ｔのパルスを出力し、このパルスの後縁でモノマ
ルチバイブレータＭ２がトリガーされてパルス幅
tdのインデツクスパルスを出力する。このインデ
ツクスパルスの位置はモノマルチバイブレータＭ
１の可変抵抗VR１とキヤパシタＣ１の値を調整
してＴを変えることによつて正規の位置に調整す
ることができ、またモノマルチバイブレータＭ２
の可変抵抗VR２とキヤパシタＣ２の値を調整し
てtdを決定する。

（考案が解決しようとする問題点） 上記インデツクスパルス信号処理回路ではIC
（集積回路）化する場合可変抵抗VR１，VR２及
びキヤパシタＣ１，Ｃ２を除いた部分をICで構
成し、これに可変抵抗VR１，VR２及びキヤパ
シタＣ１，Ｃ２を外付けすることになる。したが
つてICは最低６本のピンＰ１〜Ｐ６が必要とな
り、ICのピン数が６本より少なく制限されてい
る場合にはIC化できない。

（問題点を解決するための手段） 本考案はインデツクスパルスを基準としてデー
タの書込みまたは読取りを行なうようになしたデ
イスク装置のインデツクスパルス信号処理回路に
おいて、インデツクスパルス入力の一方の縁をな
まらせる可変時定数回路と、この可変時定数回路
の出力が入力される第１の比較回路及び第２の比
較回路と、この第２の比較回路の出力により動作
制御されてこの第２の比較回路の基準電圧を上記
第１の比較回路の基準電圧の上下の値に設定する
スイツチング手段とを有している。

（作用） インデツクスパルス入力の一方の縁が可変時定
数回路によりなまらされて第１の比較回路と第２
の比較回路に入力され、第２の比較回路の出力に
よりスイツチング手段が動作制御されて第１の比
較回路の基準電圧の上下の値に第２の比較回路の
基準電圧が設定され、第１の比較回路と第２の比
較回路の出力によりインデツクスパルスが形成さ
れる。

（実施例） 第１図は本考案の一実施例を示し、第２図はそ
のタイミングチヤートである。

コンパレータCP１，CP２、トランジスタTr、
インバータＮ１〜Ｎ３、抵抗Ｒ１〜Ｒ８はIC（集
積回路）で構成され、このICには２本のピンＰ
７，Ｐ８が設けられている。可変抵抗VR３及び
キヤパシタＣ３は可変時定数回路を構成し、上記
ICに外付けされる。コンパレータCPI及び抵抗Ｒ
１〜Ｒ３は入力電圧を基準電圧V_TH1と比較する第
１の比較回路を構成し、電源電圧V_CCが抵抗Ｒ１
〜Ｒ３で分圧されてコンパレータCP１に基準電
圧V_TH1として与えられる。コンパレータCP２及
び抵抗Ｒ４〜Ｒ６は入力電圧を基準電圧V_TH2と比
較する第２の比較回路を構成し、電源電圧V_CCが
抵抗Ｒ４〜Ｒ６で分圧されてコンパレータCP２
に基準電圧V_TH2として与えられる。トランジスタ
Trはスイツチング手段として用いられ、コンパ
レータCP２の出力に応じて抵抗Ｒ５の一部及び
抵抗Ｒ６を短絡し又は非短絡にして基準電圧V_TH2
を基準電圧V_TH1より低い値又は高い値に切換え
る。

ピンＰ７へは磁気デイスク装置におけるデイス
ク駆動用モータのロータに設けられた検出部を検
出するセンサーからインデツクスパルスが入力さ
れる。キヤパシタＣ３は低レベルのインデツクス
パルスがピンＰ７に入力された時には両端が短縮
された状態になつて瞬時に放電し、ピンＰ７にイ
ンデツクスパルスが入力されない時には開放状態
になつて電源電圧V_CCにより可変抵抗VR３を通
して充電される。インデツクスパルスの入力でキ
ヤパシタＣ３が放電してピンＰ７が低レベルにな
る過程ではまずコンパレータCP１の出力が反転
して高レベルになり、これにより若干遅れてコン
パレータCP２の出力が高レベルから低レベルに
反転する。

インデツクスパルスがピンＰ７に入力される以
前にはコンパレータCP２は非反転入力端子に入
力されるキヤパシタＣ３の充電電圧が、反転入力
端子に入力される基準電圧V_TH2より高いから出力
が高レベルになり、トランジスタTrがオンして
基準電圧V_TH2が基準電圧V_TH1より低い所定のレベ
ルに保たれている。コンパレータCP１はピンＰ
７にインデツクスパルスが入力される以前には反
転入力端子に入力されるキヤパシタＣ３の充電電
圧が、非反転入力端子に入力される基準電圧V_TH1
より高いから出力が低レベルになつている。

インデツクスパルスの入力でキヤパシタＣ３が
放電してコンパレータCP２の出力が低レベルに
なると、トランジスタTrがオフして基準電圧
VV_TH2が基準電圧V_TH1より高いレベルになる。こ
の状態でインデツクスパルスの入力が無くなる
と、キヤパシタＣ３が電源電圧V_CCにより可変抵
抗VR３を通して、Ｃ３・VR３の時定数で充電
され、この充電電圧がコンパレータCP１，CP２
に入力される。したがつてまずコンパレータCP
１の出力が反転して低レベルになり、次にコンパ
レータCP２の出力が反転して高レベルになる。
コンパレータCP１，CP２の出力は各々インバー
タＮ１，Ｎ２で反転されてワイアードオアがとら
れ、インバータＮ３で反転されてインデツクスパ
ルスとしてピンＰ８より出力される。このインデ
ツクスパルスはインバータＮ１，Ｎ２の出力がと
もに低レベルに期間、つまりインデツクスパルス
の入力が無くなつてコンパレータCP１の出力が
反転してからコンパレータCP２の出力が反転す
るまでの期間に発生し、キヤパシタＣ３の充電カ
ーブ、即ち充電時定数Ｃ３，VR３によつて位置
が決まる。よつてインデツクスパルスの位置は可
変抵抗VR３の調整で正規の位置に調整すること
ができる。ここにインデツクスパルスの入力でキ
ヤパシタＣ３が放電される際にはトランジスタ
Trにより基準電圧V_TH2が基準電圧V_TH1より低い
レベルに切換えられているからコンパレータCP
１，CP２の出力がともに高レベルになることは
なくてインデツクスパルスが出力されない。

なお基準電圧V_TH2を切換えるスイツチング手段
はトランジスタTrを用いたが、アナログスイツ
チを用いてもよい。

（考案の効果） 以上のように本考案によればインデツクスパル
ス入力の一方の縁を可変時定数回路によりなまら
せて第１の比較回路と第２の比較回路とに入力す
る一方、第１の比較回路の基準電圧の盾下の値に
第２の比較回路の基準電圧を設定するスイツチン
グ手段を設け、このスイツチング手段を第２の比
較回路の出力により動作制御し、第１の比較回路
と第２の比較回路の出力によりインデツクスパル
スを形成するようにしたので、少ないピン数で
IC化することが可能になる。

【図面の簡単な説明】

第１図は本考案の一実施例を示す回路図、第２
図は同実施例のタイミングチヤート、第３図は従
来のデイスク装置のインデツクスパルス信号処理
回路を示す回路図、第４図は同インデツクスパル
ス信号処理回路のタイミングチヤートである。 VR３……可変抵抗、Ｃ３……キヤパシタ、CP
１，CP２……キヤパシタ、Ｎ１〜Ｎ３……イン
バータ、Ｒ１〜Ｒ８……抵抗。

Claims (1)

【実用新案登録請求の範囲】
1. インデツクスパルスを基準としてデータの書込
   みまたは読取りを行なうようになしたデイスク装
   置のインデツクスパルス信号処理回路において、
   インデツクスパルス入力の一方の縁を可変時定数
   回路によりなまらせて第１の比較回路と第２の比
   較回路とに入力する一方、上記第１の比較回路の
   基準電圧の上下の値に第２の比較回路の基準電圧
   を設定するスイツチング手段を設け、該スイツチ
   ング手段を上記第２の比較回路の出力により動作
   制御し、上記第１の比較回路と第２の比較回路の
   出力によりインデツクスパルスを形成するように
   したことを特徴とするデイスク装置のインデツク
   スパルス信号処理回路。