JPH0132670B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置に係り、特に微細電極構造
を有する半導体装置に好適な電極構造および製法
に関する。

ゲート・ターンオフ・サイリスタ（以下GTO
と略称する）、静電誘導サイリスタ、静電誘導ト
ランジスタ、バイポーラ・トランジスタ等におい
ては、半導体基体の一方主表面に一方の主電極と
制御電極とが隣り合つて形成されている。制御電
極とはサイリスタではゲート電極、トランジスタ
ではベース電極である。なお、他方の主電極は半
導体基体の上述した主表面と対向する他方の主表
面上に形成される場合が多い。

このような半導体装置では、一対の主電極間に
所定の電源及び負荷を接続したときに流れる主電
流を、一方の主電極および制御電極に所定の制御
電圧を印加することにより、制御する機能を有す
る。上述の制御機能を半導体装置全体として均一
かつ確実なものとするために、一方の主電極の各
部から制御電極までの距離をできるだけ短くかつ
電気低抗を均一化させる構造が提案されている。

例えば上述の一方の主電極を細分化し、それら
の周囲が制御電極によつてとり囲まれた構造、あ
るいは細分化しないまでも、一方の主電極と制御
電極を、相互にかみ合う指状部を有するパターン
とする構造等である。これらの一例について
GTOを例にとり、第１図を用いて説明する。

第１図において、一対の主表面１０１および１
０２を有する半導体基体１はｐ型エミツタ層２、
ｎ型ベース層３、ｐ型ベース層４およびｎ型エミ
ツタ層５がこの順序で主表面１０２から１０１方
向に積層された構造を有する。ｎ型エミツタ層５
は互いに平行な複数の短冊状に細分化されてい
る。半導体基体の一方の主表面１０１上のｐ型ベ
ース層４の露出部には櫛形のゲート電極膜６が形
成されゲートリード６１がボンデイングされてい
る。また、ｎ型エミツタ層５の露出部には、ゲー
ト電極膜６とかみ合うように配置された櫛形のカ
ソード電極膜７がその櫛の歯状部において接触し
ている。カソード電極７のその他の部分はｐ型ベ
ース層４上に形成されたSiO₂膜９上に延びカソ
ードリード７１のボンデイング部となつている。
また、半導体基体の他方の主表面にはアノード電
極膜８が形成されている。

このような構造とするのは、オン状態において
ｎエミツタに流れていた主電流を速くかつ各部で
均一にターンオフさせるためである。しかしなが
らなお、次に挙げる問題点があることが本発明者
らの検討により、明らかとなつた。すなわち、ゲ
ート電極膜は半導体基体と平行な方向に抵抗を有
する。また、ゲートリードとゲート領域の各部と
でこの抵抗値が一定でない。これらのため、大電
流をターンオフさせようとしてもターンオフその
ものが行なえなかつたり、ｎエミツタの全領域で
均一に行なわれず、ｎエミツタの一部に電流集中
を生じ、極端な場合にはGTOが熱破壊してしま
う。熱破壊されないまでも、安全に制御できる電
流の値が制限されてしまう。

更に、ゲート電極膜にボンデイングされるゲー
トリードの数は上述の抵抗を下げるためには多い
方が好ましいが、リードがボンデイングされる部
分の占める面積等から制約があるので無制限には
増加できず、そのためゲートリードの有する抵抗
にも問題があつた。また、製造面から見ると、多
数のゲートリードおよびカソードリードを逐一ボ
ンデイングする作業を要し、製造コストが大とな
り、ボンデイング失敗等の生ずる恐れもあつた。

なお、上述の電極膜の有する抵抗を下げるため
に電極膜の厚さを増大させることも考えられる
が、電極膜形成（通常蒸着法が用いられる）に長
時間を要し、また厚い電極膜を微細なパターンに
整形ないし形成することは現在の技術では困難で
ある。

本発明の目的は、電極膜の抵抗が低く、小型で
大電流を制御することのできる半導体装置および
その好ましい製法を提供することにある。

この目的を達成するために本発明の特徴とする
ところは、少なくとも１つの主表面を有し、この
主表面に一方の導電型を有する半導体領域と他方
の導電型を有する半導体領域とが、交互に露出し
ている半導体基体と、 上記半導体基体の上記２種類の半導体領域の主
表面露出部にそれぞれ上記半導体領域と略同形状
を有する電極膜（第１の導電部材）と、 上記第１の導電部材に導電的に接着され上記第
１の導電部材と略同形状を有する電極部分と、上
記電極部分の端部と互いに連結されかつ上記電極
部分と一体である外部引出部分とからなる櫛歯状
の金属箔（第２の導電部材）とを具備する点にあ
る。本発明の他の特徴は、上述の金属箔がその半
導体基体と反対側の面に接着された絶縁薄膜によ
つて支持されている点にある。

本発明の更に他の特徴は、予め所定のパターン
に加工された上述の２種類の金属箔が所定の配置
で上述の絶縁膜に付着一体化された部材を用意
し、この部材の金属箔側を別に用意された半導体
基体の電極部上に案内し、両者を接着する製法に
ある。

本発明によれば、金属箔のうち電極膜に接着さ
れた部分は電極膜と略同形状を有するので、電極
膜の厚さが増したと同じことになる。従つて、電
極膜の抵抗が低下し大電流の制御が可能となる。

また、上述の金属箔は電極膜に接着される部分
に連続したリード部分を有する。従つて、従来別
個の部品として必要であつたリードワイヤおよび
このリードワイヤと電極膜とのボンデイングが不
要となる。また、リード部分の断面積を大きくす
ることにより、この部分の抵抗も小さくできる。

以下実施例により、本発明を詳細に説明する。

第２図に本発明の一実施例のGTOを示す。図
において第１図と同一ないし同等の部分には第１
図におけると同じ符号を用い、詳しい説明は省略
する。第２図において、一対の主表面を有する半
導体基体１の第１の半導体領域に相当するｎエミ
ツタ５および第２の半導体領域に相当するｐベー
ス４上には、それぞれ、クロム、ニツケル、銀を
この順に蒸着して形成され、互いに略平行な短冊
状を有しかつ交互に配置された第３の導電部材に
相当するゲート電極膜６と第１の導電部材に相当
するカソード電極膜７が形成されている。ｎエミ
ツタおよびｐベースの寸法はそれぞれ幅が約
220μｍ、長さが約６mm程度である。その本数は
電流容量により様々である。また、電極膜の厚さ
は2μｍである。カソード電極膜の平面形状はｎ
エミツタ領域の露出面の形状より若干小さい相似
形である。ゲート電極膜６はカソード電極膜７と
その長手方向において所定距離離間されつつ沿う
ように形成されている。

これらの電極膜上にそれぞれ第２接続用導電部
分に相当するゲート電極用銅箔６２と第１の接続
用導電部分に相当するカソード電極用銅箔７２が
半田２０により接着されている。銅箔６２と銅箔
７２は上述した電極膜と略同一形状を有し、互い
に所定距離離間されつつ、対向長が略等しくなる
様に同一面上に配置されている。これらの銅箔は
それぞれ、上述の接着部から外方に延び、互いに
連なり第２引出用導電部分に相当するゲート外部
リード用銅箔１６２および第１引出用導電部分に
相当するカソード外部リード用銅箔１７２とな
る。銅箔の厚さは約35μｍである。

第２の導電部材に相当するカソード導電部材２
００は、第１の接続用導電部分に相当するカソー
ド電極用銅箔７２と第１引出用導電部分に相当す
るカソード外部リード用銅箔１７２とで構成され
ている。第４の導電部材に相当するゲート導電部
材３００は、第２の接続用導電部分に相当するゲ
ート電極用銅箔６２と第２引出用導電部分に相当
するゲート外部リード用銅箔１６２で構成されて
いる。カソード導電部材２００およびゲート導電
部材３００とは、互いに反対側となるその短冊状
の長手方向の端部より引出されている。

上記の導電部材を構成している銅箔には、銅箔
全体の幅より若干広い幅を有するポリイミド樹脂
製の絶縁支持膜１１が貼付られている。絶縁支持
膜１１の厚さは約50μｍである。

なお、第２図ａでは理解を助けるため、絶縁支
持膜１１の一部（Ｄ、Ｅ、Ｆ、Ｇで囲まれた部
分）を破断して示してある。

第２図ｂにａのＡ−A′断面が、ｃにＢ−B′断
面が、ｄにＣ−C′断面がそれぞれ示されている。
ｂはゲート部分の、ｄはカソード部分のそれぞれ
断面を示し、ｃはゲート電極およびカソード電極
の長さ方向と直角方向での断面を表わす。これら
を通じて半導体基体１、ゲート用銅箔６２、カソ
ード用銅箔７２および絶縁支持膜１１の位置関係
が一層明らかになろう。

本実施例のGTOは次のように製作された。

半導体装置製造の常法に従つてpnpnの４層の
積層構造を有するシリコン半導体基体１を作製し
た。なお、外側のｎ型層（ｎエミツタとなる部
分）は、隣接するｐ型層に燐を選択的に拡散する
ことにより形成した。

次に、所定部にSiO₂膜９を形成した後半導体
基体の一対の主表面にそれぞれ全体の厚さが2μ
ｍとなるようにクロム、ニツケル、銀をこの順で
順次蒸着し、アノード電極膜８、ゲート電極膜６
およびカソード電極膜７を形成した。なお、ゲー
ト電極膜６およびカソード電極膜７はリフトオフ
法により所定の形状に整形した。

これとは別に、上述のゲート用銅箔６２、カソ
ード用銅箔７２、ゲート外部リード用銅箔１６
２、カソード外部リード用銅箔１７２およびこれ
らが接着されるポリイミド樹脂絶縁支持膜１１か
ら成る複合電極材を作製した。この複合電極材の
完成品の平面図を第３図に示す。第３図におい
て、複合電極材１０はポリイミド樹脂製絶縁支持
膜１１と該絶縁支持膜１１に所定のパターンで貼
付されたゲート用銅箔６２、カソード用銅箔７２
およびゲート外部リード用銅箔１６２、カソード
外部リード用銅箔１７２から成る。第３図の例で
は、幅が一定の長いテープ状のポリイミドフイル
ムの幅方向に多数の対となるゲート導電部材およ
びカソード導電部材が形成されている。使用にあ
たつては第３図中に鎖線で示した位置で切断して
個々の複合電極材を得る。

この複合電極材を得るには、まずテープ状のポ
リイミドフイルムの片面全面に銅箔がエポキシ系
接着剤等で貼付されたものを用意した。次に、リ
フトオフ法あるいはスクリーン印刷法等により、
銅箔を所定のパターンにエツチングした。

第４図に半導体基体上のゲート電極膜６、カソ
ード電極膜７と複合電極材１０との接着方法の要
部を示す。この方法は両者を接着する半田の材料
として細い半田線２０１を用いるものである。こ
の方法ではまず、半導体基体１上に配列された、
カソード電極膜７、ゲート電極膜６上に半田線２
０１をこれらの電極膜と交わるように置き、必要
に応じてフラツクスを添加する。さらに、複合電
極材１０を銅箔が電極膜と対向するように重ね合
せ、カソード用銅箔７２、ゲート用銅箔６２とカ
ソード電極膜７、ゲート電極膜６がそれぞれ対応
するように位置合せを行い任意の加熱源で半田線
２０１を溶融させる。半田は、それぞれの金属と
の親和力によつて金属とぬれカソード電極膜およ
びカソード用銅箔間、ゲート電極膜およびゲート
用銅箔間のみに広がり、その他の部分では半田は
分離する。その後、加熱源を取り去り冷却して接
着が完了する。加熱源としては、赤外ランプ、電
気炉、熱風炉等が用いられる。

以上の工程により作製されたGTO素子は任意
のパツケージ内に収納され所定の外部電極端子と
接続されて単体のGTO装置として使用し得る。
あるいは、他の電気部品と共に基板上に載置さ
れ、所定の配線が施されて半導体混成集積回路装
置あるいは半導体モジユールを形成するために使
用し得る。

第５図ないし第６図に本実施例のGTO素子の
実施例を示す。第５図は単体のGTO装置の例を
示し、第６図はモジユールの一部品として使用す
るときの例を示す。いずれにおいても、煩雑さを
避けるためカソードおよびゲート用銅箔の図示が
省略されている。第５図ａにおいて、複合電極材
１０が接着された半導体基体１からなるGTO素
子が、アノード外部電極を兼ねる金属システム５
０１に接着されている。ゲート外部リード用銅箔
およびカソード外部リード用銅箔の端部はそれぞ
れ、金属ステム５０１と絶縁されたゲート外部電
極６３およびカソード外部電極７３のそれぞれの
一端に接着されている。金属ステム５０１には、
GTO素子、ゲート外部電極６３の一端およびカ
ソード外部電極７３の一端を収納する封止用金属
キヤツプ５０２がかぶせられ、GTO装置が完成
する。

第５図ｂは樹脂封止型の例である。GTO素子
は、放熱用金属ステム５０３上に接着されたアノ
ード外部電極８３の一端に接着されている。ゲー
ト外部リード用銅箔およびカソード外部リード用
銅箔の端部は、それぞれ金属ステム５０１と絶縁
されたそれぞれ外部電極の一端に接着されてい
る。これらの接着が完了した後、各外部電極の
GTO素子が接着された端部は樹脂５０４にて封
止され、GTO装置が完成する。

第６図により、モジユール基板への実施例を説
明する。図において、アルミナ基板６０１の一主
表面上には所定のパターンのMo、Ｗ等のメタラ
イズ層６０２，６０３，６０４が形成されてい
る。メタライズ層６０４上には、放熱板となる銅
板６０５、GTO素子の取付板となるMo板６０６
および上述の実施例のGTO素子がこの順序でそ
れぞれ半田により、積層接着されている。メタラ
イズ層６０２および６０３には、GTO素子のゲ
ート外部リード用銅箔の端部およびカソード外部
リード用銅箔の端部がそれぞれ、半田により接着
されている。図示されていないが、メタライズ層
６０２，６０３，６０４はアルミナ基板６上に延
び、他の電気部品と接続されてモジユールを形成
する。

本実施例をモジユールに適用すれば上述のすべ
ての接着工程が一度に実施可能であるので、有利
である。

以上説明した本実施例によれば、次のような効
果がある。

まずGTO素子自体については、第１に、ゲー
トおよびカソード用銅箔がゲートおよびカソード
電極膜と同形状で接着されているので、ゲートお
よびカソード電極膜を厚くしなくともその抵抗が
小さくなる。そのために、電極の抵抗に基づくタ
ーンオフ信号の減衰あるいはターンオフの不均
一・電流の局部集中を軽減できる。第７図はこの
効果を具体的に示すものであり、本実施例(A)と比
較例(B)のGTOについてそれぞれのカソード・ア
ノード間の順阻止電圧と最大可制御電流との関係
を示す。比較例のGTOは本実施例と同一構造の
半導体基体を有し、第１図に示すと同様の電極構
造を有するもので、ゲートおよびカソード膜はク
ロム、ニツケル、銀の３層から成り、その全体の
厚さは2μｍである。第７図によれば、本実施例
のGTOは比較例のGTOに比べ、２倍以上の電流
を制御することができることがわかる。また、
GTOの安全動作領域も本実施例のGTOの方が大
きいことがわかる。このように最大可制御電流を
倍増させるためには銅箔の厚さは少なくとも35μ
ｍ程度（幅を200μｍとして、0.22Ω／mm程度）必
要であることを確認した。

本実施例のGTO素子の第２の効果は、ゲート
およびカソード導電部材がそのままゲートおよび
カソード外部リードとして使用できる点である。
そのために、リードあるいはそれに相当する部品
を用いる必要がなく、部品点数が削減され、リー
ドと半導体基体との接着工程が省略できる。ま
た、電極膜とリードが一体であるので、両者の接
続部の抵抗が低減され、機械的強度も向上する。
更に、第１図に示す従来例では、半導体基体の一
方の主表面１０１上に、ゲートおよびカソードリ
ードをボンデイングする余地が必要であつたのに
対し、本実施例では不要である。したがつて、ボ
ンデイング部を削除することにより通電領域を減
らさずに半導体基体を小型化することができる。
あるいは従来リードのボンデイング部であつた部
分にまでｎエミツタを拡張することにより、半導
体基体を大型化せずに通電領域を拡大することが
できる。製造プロセスの点では、従来製造コスト
の大きな部分を占めていたリードのボンデイング
が不要となり、製造コストを大幅に下げることが
できた。

第３の効果として、ゲートおよびカソード導電
部材が絶縁支持膜に接着保持されているので機械
的強度が増加し、GTO素子の取扱い上も有利と
なる。更に、絶縁支持膜は微細パターン部分を外
部から保護する役割をも有する。

次に、上述の本実施例製法によれば次の効果が
ある。第１に、微細パターンを有する銅箔の製造
が容易である。これはあらかじめ絶縁支持膜の一
方の面全体に貼付された銅箔をエツチング法等に
より整形している点による。

第２に、半導体基体上の微細パターンの電極膜
と微細パターンの銅箔とを高精度で位置合せする
ことができる。これは銅箔が絶縁支持膜に所定の
パターンをくずさずに貼付されている点および絶
縁支持膜として光透過性を有するポリイミド樹脂
を用いたので絶縁支持膜を透視して位置合わせが
できる点による。

本発明は上述の実施例以外にも種々変形して実
施することが可能である。以下、それらについて
説明する。

まず、上述した絶縁支持膜は省略されてもよ
い。その場合でもターンオフ性能の向上、半導体
素子の小型化等、上述のGTO素子自体としての
第１および第２の効果を有する。

次に、上述の実施例で用いた各部材の材料は適
宜変更可能である。例えばゲートおよびカソード
電極膜６および７の材質はアルミニウム等半導体
と低抵抗接着が可能な他の金属であつても良い。
ゲート用およびカソード用銅箔は一般に導電性が
良い金属箔であれば良い。絶縁支持膜としてはポ
リエステル等他の材料を用いても良いし、金属箔
を貼付するための接着剤もエポキシ系以外に適宜
変更し得る。また、接着剤を用いずに絶縁支持膜
と金属箔とを加熱下で圧着することにより接着さ
せてもよい。絶縁支持膜および金属箔の厚さ、あ
るいはこれらの幅や長さを自由に選べるのは勿論
である。

上述の実施例製法も種々変更し得る。例えば、
複合電極材と電極膜との半田付けに半田線を用い
ず、あらかじめ複合電極材あるいは半導体基体の
電極膜に半田膜を形成しておき、その上で両者を
接着することも可能である。半田膜の形成方法は
例えば侵漬メツキ、電気メツキ、化学メツキ等の
メツキ法、蒸着法等が使用できる。このようにあ
らかじめ半田膜を形成しておく方法は、量産性に
効果がある。

本発明が適用される半導体装置はGTOに限ら
ず、他の種類のサイリスタ、トランジスタ、プレ
ーナ型ダイオード等に広く適用されるものであ
る。

以上述べたように、本発明によれば、金属箔を
用いることにより、電極膜での抵抗が低く、小型
で大電流を制御することのできる半導体装置を容
易に得ることができる。

【図面の簡単な説明】

第１図は従来のGTO素子の一例を示す図、第
２図は本発明の一実施例GTO素子の一例を示す
図、第３図は第２図のGTO素子に用いられる複
合電極材の平面図、第４図は本発明の一実施例製
法の要部を示す図、第５図および第６図は本発明
の実施例の半導体装置の概略を示す図、第７図は
本発明の一実施例GTO素子と従来のGTO素子の
順阻止電圧と最大可制御電流との関連を示す図で
ある。 １……半導体基体、６……ゲート電極膜、７…
…カソード電極膜、１０……複合電極材、１１…
…絶縁支持膜、２０……半田、６２……ゲート用
銅箔、７２……カソード用銅箔。

Claims (1)

1. 【特許請求の範囲】 １ 一対の主表面を有し、一方の主表面に露出し
   た一方導電型の複数の短冊状の第１半導体領域、
   および上記複数の第１半導体領域に隣接し上記複
   数の第１半導体領域を個々に分離し且つ上記複数
   の第１半導体領域を囲むように上記一方の主表面
   に露出した他方導電型の第２の半導体領域とを少
   なくとも有した半導体基体と、 上記複数の第１半導体領域上に直接形成され且
   つ上記複数の第１半導体領域とオーミツク接続し
   上記複数の第１半導体領域と略同一形状を有する
   複数の短冊状の第１の導電部材と、 上記複数の第１の導電部材上に半田接着層を介
   して形成され且つ上記複数の第１の導電部材とオ
   ーミツク接続し上記複数の第１半導体領域と略同
   一形状を有する複数の第１接続用導電部分および
   上記複数の第１接続用導電部分を相互に接続して
   一体化し且つ上記複数の第１の導電部材上に直接
   形成されない第１引出用導電部分からなる可撓性
   を有する第２の導電部材と、 上記第２半導体領域上に直接形成され、上記第
   ２半導体領域とオーミツク接続し、且つ上記複数
   の第１の導電部材のそれぞれを挾むように配置さ
   れた短冊状の複数の第３の導電部材と、 上記複数の第３の導電部材上に半田接着層を介
   して形成され且つ上記複数の第３の導電部材とオ
   ーミツク接続し上記複数の第３の導電部材と略同
   一形状を有する複数の第２接続用導電部分および
   上記第３の導電部材と略同一形状を有する複数の
   第２接続用導電部分を相互に接続して一体化し且
   つ上記複数の第３の導電部材上に直接形成されな
   い第２引出用導電部分からなる可撓性を有する第
   ４の導電部材とを有し、 上記第１の導電部材と上記第３の導電部材と
   は、その短冊形状の長手方向が平行となるよう
   に、同一平面上において並列しており、 上記第２の導電部材と上記第４の導電部材と
   は、互いに反対側となるその短冊形状の長手方向
   の端部より、引き出され、 上記第１接続用導電部分と上記第２接続用導電
   部分とは、同一平面内に配置されていることを特
   徴とする半導体装置。