JPH0133944B2 - - Google Patents
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- Publication number
- JPH0133944B2 JPH0133944B2 JP59065161A JP6516184A JPH0133944B2 JP H0133944 B2 JPH0133944 B2 JP H0133944B2 JP 59065161 A JP59065161 A JP 59065161A JP 6516184 A JP6516184 A JP 6516184A JP H0133944 B2 JPH0133944 B2 JP H0133944B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- single crystal
- forming
- spinel
- circuit element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/03—Manufacture or treatment wherein the substrate comprises sapphire, e.g. silicon-on-sapphire [SOS]
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、各能動層用の単結晶シリコン膜、
単結晶電極、単結晶絶縁膜を順次積層して半導体
立体回路素子を形成する半導体立体回路素子の製
造方法に関する。
単結晶電極、単結晶絶縁膜を順次積層して半導体
立体回路素子を形成する半導体立体回路素子の製
造方法に関する。
一般に、半導体薄膜、電極・配線用薄膜および
絶縁用薄膜を交互に積層して立体的回路素子を形
成し、回路の高密度化、高集積度化を図ることが
行なわれているが、特性の優れた半導体立体回路
素子を得るために、従来前記素子を構成する各材
料を単結晶状態のまま積層することが試みられて
いる。
絶縁用薄膜を交互に積層して立体的回路素子を形
成し、回路の高密度化、高集積度化を図ることが
行なわれているが、特性の優れた半導体立体回路
素子を得るために、従来前記素子を構成する各材
料を単結晶状態のまま積層することが試みられて
いる。
たとえば、MOSトランジスタを製造する場合、
第１図に示すように、最下層の単結晶シリコン膜
に相当するシリコン基板１に不純物を拡散して能
動領域であるソース領域２、ドレイン領域３を形
成し、基板１上にゲート絶縁膜として単結晶スピ
ネル膜４を形成したのち、基板１とスピネル膜４
との界面にシリコン酸化膜５を形成してスピネル
膜４とシリコン酸化膜５との２重絶縁膜６を形成
する。
第１図に示すように、最下層の単結晶シリコン膜
に相当するシリコン基板１に不純物を拡散して能
動領域であるソース領域２、ドレイン領域３を形
成し、基板１上にゲート絶縁膜として単結晶スピ
ネル膜４を形成したのち、基板１とスピネル膜４
との界面にシリコン酸化膜５を形成してスピネル
膜４とシリコン酸化膜５との２重絶縁膜６を形成
する。
そして、選択エツチングにより２重絶縁膜６に
コンタクトホール７を形成し、スピネル膜４上お
よびコンタクトホール７内に電極・配線用薄膜で
ある単結晶シリコン薄膜を形成するとともに、前
記シリコン薄膜に不純物を高濃度に導入してレー
ザアニール等を施こし、前記シリコン薄膜を低抵
抗化し、前記シリコン薄膜を所定形状に選択エツ
チングして電極配線パターン８を形成したのち、
スピネル膜４上およびパターン８上に層間絶縁膜
としての単結晶スピネル膜９を形成し、さらにス
ピネル膜９上に次の能動層用の単結晶シリコン膜
１０を形成し、以下前記の工程を繰り返して
MOSトランジスタを製造する。
コンタクトホール７を形成し、スピネル膜４上お
よびコンタクトホール７内に電極・配線用薄膜で
ある単結晶シリコン薄膜を形成するとともに、前
記シリコン薄膜に不純物を高濃度に導入してレー
ザアニール等を施こし、前記シリコン薄膜を低抵
抗化し、前記シリコン薄膜を所定形状に選択エツ
チングして電極配線パターン８を形成したのち、
スピネル膜４上およびパターン８上に層間絶縁膜
としての単結晶スピネル膜９を形成し、さらにス
ピネル膜９上に次の能動層用の単結晶シリコン膜
１０を形成し、以下前記の工程を繰り返して
MOSトランジスタを製造する。
ところが、シリコン、酸化シリコンおよびスピ
ネル膜の熱膨張率が異なるため、スピネル膜４，
９の形成工程における熱によりとくにスピネル膜
４，９に熱歪が生じ易く、歪による割れが発生
し、半導体立体回路素子の歩留が低下するという
欠点がある。
ネル膜の熱膨張率が異なるため、スピネル膜４，
９の形成工程における熱によりとくにスピネル膜
４，９に熱歪が生じ易く、歪による割れが発生
し、半導体立体回路素子の歩留が低下するという
欠点がある。
この発明は、前記の点に留意してなされたもの
であり、単結晶スピネル膜に熱歪緩和用溝を形成
し、前記スピネル膜形成時の熱歪を緩和して歪に
よる割れ等の発生を防止することを目的とする。
であり、単結晶スピネル膜に熱歪緩和用溝を形成
し、前記スピネル膜形成時の熱歪を緩和して歪に
よる割れ等の発生を防止することを目的とする。
この発明は、単結晶シリコン膜、単結晶電極、
単結晶絶縁膜を順次積層して形成する半導体立体
回路素子の製造方法において、前記単結晶絶縁膜
として単結晶スピネル膜を形成する工程と、前記
シリコン膜に形成された能動領域および該領域上
に形成される単結晶電極を囲むように前記スピネ
ル膜に熱歪緩和用溝を形成する工程とを含むこと
を特徴とする半導体立体回路素子の製造方法であ
る。
単結晶絶縁膜を順次積層して形成する半導体立体
回路素子の製造方法において、前記単結晶絶縁膜
として単結晶スピネル膜を形成する工程と、前記
シリコン膜に形成された能動領域および該領域上
に形成される単結晶電極を囲むように前記スピネ
ル膜に熱歪緩和用溝を形成する工程とを含むこと
を特徴とする半導体立体回路素子の製造方法であ
る。
したがつて、この発明の半導体立体回路素子の
製造方法によると、単結晶絶縁膜として単結晶ス
ピネル膜を形成し、能動領域および該領域上に形
成される単結晶電極を囲むように前記スピネル膜
に熱歪緩和用溝を形成することにより、前記スピ
ネル膜形成時の熱歪を緩和して歪による割れ等の
発生を防止することができ、半導体立体回路素子
の歩留の向上を図ることができる。
製造方法によると、単結晶絶縁膜として単結晶ス
ピネル膜を形成し、能動領域および該領域上に形
成される単結晶電極を囲むように前記スピネル膜
に熱歪緩和用溝を形成することにより、前記スピ
ネル膜形成時の熱歪を緩和して歪による割れ等の
発生を防止することができ、半導体立体回路素子
の歩留の向上を図ることができる。
つぎに、この発明を、その１実施例を示した第
２図以下の図面とともに詳細に説明する。
２図以下の図面とともに詳細に説明する。
まず、最下層の単結晶シリコン膜に相当するシ
リコン基板１１上に開口１２を有するシリコン酸
化膜からなる拡散マスク１３を形成し、基板１１
の開口１２に露出する部分に不純物を拡散して能
動領域であるソース領域１４、ドレイン領域１５
を形成し、マスク１３を除去したのち、第３図に
示すように、CVD法により基板１１上に単結晶
絶縁膜として厚さ500Åの単結晶スピネル膜１６
を形成し、wetO2法によりスピネル膜１６を介し
て基板１１を酸化し、基板１１とスピネル膜１６
との界面に厚さ500Åのシリコン酸化膜１７を形
成してスピネル膜１６とシリコン酸化膜１７との
２重絶縁膜１８を形成し、選択エツチングによ
り、２重絶縁膜１８にコンタクトホール１９を形
成するとともに、選択エツチングにより能動領域
および後述の電極配線パターンを囲むように熱歪
緩和用溝２０を形成する。
リコン基板１１上に開口１２を有するシリコン酸
化膜からなる拡散マスク１３を形成し、基板１１
の開口１２に露出する部分に不純物を拡散して能
動領域であるソース領域１４、ドレイン領域１５
を形成し、マスク１３を除去したのち、第３図に
示すように、CVD法により基板１１上に単結晶
絶縁膜として厚さ500Åの単結晶スピネル膜１６
を形成し、wetO2法によりスピネル膜１６を介し
て基板１１を酸化し、基板１１とスピネル膜１６
との界面に厚さ500Åのシリコン酸化膜１７を形
成してスピネル膜１６とシリコン酸化膜１７との
２重絶縁膜１８を形成し、選択エツチングによ
り、２重絶縁膜１８にコンタクトホール１９を形
成するとともに、選択エツチングにより能動領域
および後述の電極配線パターンを囲むように熱歪
緩和用溝２０を形成する。
つぎに、第４図に示すように、スピネル膜１６
上およびコンタクトホール１９内に単結晶電極で
ある単結晶シリコン薄膜を形成するとともに、前
記シリコン薄膜に不純物を高濃度に導入してレー
ザアニール等を施こし、前記シリコン薄膜を低抵
抗化し、前記シリコン薄膜を所定形状に選択エツ
チングして電極配線パターン２１を形成したの
ち、スピネル膜１６上、パターン２１上および溝
２０内に層間絶縁膜としての単結晶スピネル膜２
２を形成し、選択エツチングによりスピネル膜２
２に下層の前記能動領域およびパターン２１を囲
み、かつ溝２０とずれるように熱歪緩和用溝２３
を形成し、さらにスピネル膜２２上および溝２３
内に次の能動層用の単結晶シリコン膜を形成し、
以下前記の工程を繰り返して積層構造のMOSト
ランジスタを製造する。
上およびコンタクトホール１９内に単結晶電極で
ある単結晶シリコン薄膜を形成するとともに、前
記シリコン薄膜に不純物を高濃度に導入してレー
ザアニール等を施こし、前記シリコン薄膜を低抵
抗化し、前記シリコン薄膜を所定形状に選択エツ
チングして電極配線パターン２１を形成したの
ち、スピネル膜１６上、パターン２１上および溝
２０内に層間絶縁膜としての単結晶スピネル膜２
２を形成し、選択エツチングによりスピネル膜２
２に下層の前記能動領域およびパターン２１を囲
み、かつ溝２０とずれるように熱歪緩和用溝２３
を形成し、さらにスピネル膜２２上および溝２３
内に次の能動層用の単結晶シリコン膜を形成し、
以下前記の工程を繰り返して積層構造のMOSト
ランジスタを製造する。
したがつて、前記実施例によると、溝２０，２
３を形成したため、スピネル膜１６，２２の形成
時の熱歪を緩和して歪による割れ等の発生を防止
することができ、半導体立体回路素子の歩留の向
上を図ることができるとともに特性の良好な半導
体立体回路素子を提供することができる。
３を形成したため、スピネル膜１６，２２の形成
時の熱歪を緩和して歪による割れ等の発生を防止
することができ、半導体立体回路素子の歩留の向
上を図ることができるとともに特性の良好な半導
体立体回路素子を提供することができる。
さらに、能動領域およびパターン２１を囲むよ
うに溝２０，２３を形成し、しかも両溝２０，２
３をずらしたため、基板１１とパターン２１との
電気的短絡を防止することができる。
うに溝２０，２３を形成し、しかも両溝２０，２
３をずらしたため、基板１１とパターン２１との
電気的短絡を防止することができる。
第１図は従来の半導体立体回路素子の断面図、
第２図ないし第４図はこの発明の半導体立体回路
素子の製造方法の１実施例を示し、それぞれ製造
過程を示す断面図である。 １１……シリコン基板、１４，１５……ソース
領域、ドレイン領域、１６，２２……単結晶スピ
ネル膜、２０，２３……溝、２１……電極配線パ
ターン。
第２図ないし第４図はこの発明の半導体立体回路
素子の製造方法の１実施例を示し、それぞれ製造
過程を示す断面図である。 １１……シリコン基板、１４，１５……ソース
領域、ドレイン領域、１６，２２……単結晶スピ
ネル膜、２０，２３……溝、２１……電極配線パ
ターン。
Claims (1)
- 【特許請求の範囲】 １ 単結晶シリコン膜、単結晶電極、単結晶絶縁
膜を順次積層して形成する半導体立体回路素子の
製造方法において、 (i) 回路素子を構成する能動領域を有する単結晶
シリコン膜表面に第１の単結晶スピネル膜を形
成する工程、 (ii) この単結晶スピネル膜と単結晶シリコン膜と
の界面にシリコン酸化膜を形成して２重絶縁膜
を形成する工程、 (iii) 該２重絶縁膜に上記回路素子に連なるコンタ
クトホールを形成すると共に、少なくとも上記
能動領域を囲む第１の熱歪緩和用溝を形成する
工程、 (iv) 少なくとも上記コンタクトホールに単結晶シ
リコン膜を形成して電極配線パターンを設ける
工程、 (v) 上記第１の熱歪緩和用溝及び電極配線パター
ンも含め上記第１の単結晶スピネル膜上に第２
の単結晶スピネル膜を形成する工程、 (vi) 該第２の単結晶スピネル膜に少なくとも上記
能動領域を囲む第２の熱歪緩和用溝を、第１の
熱歪緩和用溝とずれた位置に形成する工程、 とを含むことを特徴とする半導体立体回路素子の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59065161A JPS60208854A (ja) | 1984-04-03 | 1984-04-03 | 半導体立体回路素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59065161A JPS60208854A (ja) | 1984-04-03 | 1984-04-03 | 半導体立体回路素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60208854A JPS60208854A (ja) | 1985-10-21 |
| JPH0133944B2 true JPH0133944B2 (ja) | 1989-07-17 |
Family
ID=13278877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59065161A Granted JPS60208854A (ja) | 1984-04-03 | 1984-04-03 | 半導体立体回路素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60208854A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5165576A (ja) * | 1974-12-04 | 1976-06-07 | Hitachi Ltd | |
| JPS5821854A (ja) * | 1981-07-31 | 1983-02-08 | Sanyo Electric Co Ltd | 半導体回路素子 |
-
1984
- 1984-04-03 JP JP59065161A patent/JPS60208854A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60208854A (ja) | 1985-10-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |