JPH0116015B2 - - Google Patents
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- Publication number
- JPH0116015B2 JPH0116015B2 JP58229763A JP22976383A JPH0116015B2 JP H0116015 B2 JPH0116015 B2 JP H0116015B2 JP 58229763 A JP58229763 A JP 58229763A JP 22976383 A JP22976383 A JP 22976383A JP H0116015 B2 JPH0116015 B2 JP H0116015B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- single crystal
- spinel
- electrode
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シリコン基板上に単結晶電極、単
結晶絶縁膜および単結晶シリコン膜を順次積層し
て半導体立体回路素子を形成する半導体立体回路
素子の製造方法に関する。
結晶絶縁膜および単結晶シリコン膜を順次積層し
て半導体立体回路素子を形成する半導体立体回路
素子の製造方法に関する。
一般に、半導体薄膜、電極・配線用薄膜および
絶縁用薄膜を交互に積層して立体的な回路素子、
すなわち半導体立体回路素子を形成し、回路の高
密度化、高集積化を図ることが行なわれている
が、特性の優れた半導体立体回路素子を得るため
に、従来より、前記素子を構成する各材料に単結
晶状態のものを使用し、各材料を単結晶状態のま
ま積層することが試みられている。
絶縁用薄膜を交互に積層して立体的な回路素子、
すなわち半導体立体回路素子を形成し、回路の高
密度化、高集積化を図ることが行なわれている
が、特性の優れた半導体立体回路素子を得るため
に、従来より、前記素子を構成する各材料に単結
晶状態のものを使用し、各材料を単結晶状態のま
ま積層することが試みられている。
たとえば、MOSトランジスタを製造する場合、
第１図に示すように、まず、シリコン基板１上に
ソース領域２、ドレイン領域３を形成し、基板１
上に単結晶スピネル膜４を形成するとともに、基
板１とスピネル膜４との界面にシリコン酸化膜５
を形成してスピネル膜４とシリコン酸化膜５との
２重絶縁膜を構成し、つぎに、前記２重絶縁膜に
選択エツチングによりコンタクトホール６を形成
したのち、スピネル膜４上に電極・配線用の単結
晶シリコン膜７を形成し、該シリコン膜７にＮ形
またはＰ形の不純物を高濃度に導入するととも
に、レーザーアニールを施こして低抵抗のシリコ
ン膜７を得る。さらに、シリコン膜７を所定形状
に選択エツチングして電極・配線パターンを形成
したのち、この上面に単結晶絶縁膜としての単結
晶スピネル膜８を形成し、つぎに、単結晶シリコ
ン膜９を形成し、以下前述と同様に、２重絶縁
膜、電極・配線用単結晶シリコン膜、単結晶スピ
ネル膜を順次積層していく。
第１図に示すように、まず、シリコン基板１上に
ソース領域２、ドレイン領域３を形成し、基板１
上に単結晶スピネル膜４を形成するとともに、基
板１とスピネル膜４との界面にシリコン酸化膜５
を形成してスピネル膜４とシリコン酸化膜５との
２重絶縁膜を構成し、つぎに、前記２重絶縁膜に
選択エツチングによりコンタクトホール６を形成
したのち、スピネル膜４上に電極・配線用の単結
晶シリコン膜７を形成し、該シリコン膜７にＮ形
またはＰ形の不純物を高濃度に導入するととも
に、レーザーアニールを施こして低抵抗のシリコ
ン膜７を得る。さらに、シリコン膜７を所定形状
に選択エツチングして電極・配線パターンを形成
したのち、この上面に単結晶絶縁膜としての単結
晶スピネル膜８を形成し、つぎに、単結晶シリコ
ン膜９を形成し、以下前述と同様に、２重絶縁
膜、電極・配線用単結晶シリコン膜、単結晶スピ
ネル膜を順次積層していく。
ところで、前述したように、デバイスを組み込
むシリコン層間の絶縁膜も単結晶絶縁膜、すなわ
ち単結晶スピネル膜８で形成されるが、この単結
晶スピネル膜８をCVD法で形成した場合、試料
表面にごみ等が付着してスピネル膜８にピンホー
ル１０が発生することがある。このため、前記ス
ピネル膜８上に単結晶シリコン膜９を形成する
と、ピンホール１０を通して単結晶シリコン膜９
と下層デバイスの電極・配線用の単結晶シリコン
膜７とが導通する問題が生じ、この種半導体立体
回路素子の作製歩留りを低下する結果となつてい
る。
むシリコン層間の絶縁膜も単結晶絶縁膜、すなわ
ち単結晶スピネル膜８で形成されるが、この単結
晶スピネル膜８をCVD法で形成した場合、試料
表面にごみ等が付着してスピネル膜８にピンホー
ル１０が発生することがある。このため、前記ス
ピネル膜８上に単結晶シリコン膜９を形成する
と、ピンホール１０を通して単結晶シリコン膜９
と下層デバイスの電極・配線用の単結晶シリコン
膜７とが導通する問題が生じ、この種半導体立体
回路素子の作製歩留りを低下する結果となつてい
る。
この発明は、前記の点に留意してなされたもの
であり、単結晶電極の表面を熱酸化して酸化絶縁
膜を形成し、単結晶スピネル膜に生じたピンホー
ルを通して該スピネル膜と単結晶電極とが導通す
ることを防止し、半導体立体回路素子の作製歩留
りを向上することを目的とする。
であり、単結晶電極の表面を熱酸化して酸化絶縁
膜を形成し、単結晶スピネル膜に生じたピンホー
ルを通して該スピネル膜と単結晶電極とが導通す
ることを防止し、半導体立体回路素子の作製歩留
りを向上することを目的とする。
この発明は、シリコン基板上に、単結晶電極、
単結晶絶縁膜および単結晶シリコン膜を順次積層
して半導体立体回路素子を形成する半導体立体回
路素子の製造方法において、前記単結晶電極とし
て単結晶シリコン膜またはシリサイド膜を形成す
る工程と、前記単結晶絶縁膜として単結晶スピネ
ル膜を形成する工程と、前記単結晶スピネル膜を
通して前記単結晶電極を熱酸化し該単結晶電極の
表面に酸化絶縁膜を形成する工程とを含むことを
特徴とする半導体立体回路素子の製造方法であ
る。
単結晶絶縁膜および単結晶シリコン膜を順次積層
して半導体立体回路素子を形成する半導体立体回
路素子の製造方法において、前記単結晶電極とし
て単結晶シリコン膜またはシリサイド膜を形成す
る工程と、前記単結晶絶縁膜として単結晶スピネ
ル膜を形成する工程と、前記単結晶スピネル膜を
通して前記単結晶電極を熱酸化し該単結晶電極の
表面に酸化絶縁膜を形成する工程とを含むことを
特徴とする半導体立体回路素子の製造方法であ
る。
したがつて、この発明の半導体立体回路素子の
製造方法によると、単結晶シリコン膜またはシリ
サイド膜の単結晶電極上に単結晶スピネル膜を形
成後、該スピネル膜を通して単結晶電極の表面に
酸化絶縁膜を形成するため、前記スピネル膜の形
成時にピンホールが生じても、スピネル膜上に形
成された単結晶シリコン膜がピンホールを通して
単結晶電極に導通する不都合を回避できるもので
あり、このため、この種半導体立体回路素子の作
製歩留りを向上できるものである。
製造方法によると、単結晶シリコン膜またはシリ
サイド膜の単結晶電極上に単結晶スピネル膜を形
成後、該スピネル膜を通して単結晶電極の表面に
酸化絶縁膜を形成するため、前記スピネル膜の形
成時にピンホールが生じても、スピネル膜上に形
成された単結晶シリコン膜がピンホールを通して
単結晶電極に導通する不都合を回避できるもので
あり、このため、この種半導体立体回路素子の作
製歩留りを向上できるものである。
つぎにこの発明を、MOSトランジスタを製造
する場合の１実施例を示した第２図とともに詳細
に説明する。
する場合の１実施例を示した第２図とともに詳細
に説明する。
まず、第１の工程において、シリコン基板１
上にシリコン酸化膜からなる拡散マスクを形成
し、基板１の露出部分に不純物を拡散させてソ
ース領域２およびドレイン領域３を形成し、そ
の後拡散マスクを除去する。
上にシリコン酸化膜からなる拡散マスクを形成
し、基板１の露出部分に不純物を拡散させてソ
ース領域２およびドレイン領域３を形成し、そ
の後拡散マスクを除去する。
つぎに、第２の工程において、基板１上に
CVD法により単結晶スピネル膜４を膜厚500Å
に成長させる。
CVD法により単結晶スピネル膜４を膜厚500Å
に成長させる。
さらに、第３の工程において、wetO2法によ
り前記スピネル膜４を通して基板１の表面を酸
化し、基板１とスピネル膜４との界面にシリコ
ン酸化膜５を厚さ500Åに成長させ、単結晶ス
ピネル膜４とシリコン酸化膜５との２重のゲー
ト絶縁膜を形成する。
り前記スピネル膜４を通して基板１の表面を酸
化し、基板１とスピネル膜４との界面にシリコ
ン酸化膜５を厚さ500Åに成長させ、単結晶ス
ピネル膜４とシリコン酸化膜５との２重のゲー
ト絶縁膜を形成する。
そして、第４の工程において、写真蝕刻法お
よびドライエツチング技術により２重絶縁膜、
すなわち単結晶スピネル膜４およびシリコン酸
化膜５を選択エツチングしてソース領域２およ
びドレイン領域３に通じるコンタクトホール６
を形成する。
よびドライエツチング技術により２重絶縁膜、
すなわち単結晶スピネル膜４およびシリコン酸
化膜５を選択エツチングしてソース領域２およ
びドレイン領域３に通じるコンタクトホール６
を形成する。
つぎに、第５の工程において、イオン化蒸着
法により厚さ約0.3μｍの電極・配線用の単結晶
シリコン膜を形成し、該シリコン膜にイオン注
入法によりＮ形またはＰ形の不純物を高濃度に
注入した後、レーザーアニールを施こし、低抵
抗の電極用単結晶シリコン膜７を形成する。
法により厚さ約0.3μｍの電極・配線用の単結晶
シリコン膜を形成し、該シリコン膜にイオン注
入法によりＮ形またはＰ形の不純物を高濃度に
注入した後、レーザーアニールを施こし、低抵
抗の電極用単結晶シリコン膜７を形成する。
さらに、第６の工程において、前記単結晶シ
リコン膜７を選択エツチングして所定形状の配
線パターンを形成する。
リコン膜７を選択エツチングして所定形状の配
線パターンを形成する。
つぎに、第７の工程において、前記第２の工
程と同様に、CVD法により単結晶絶縁膜の一
部として単結晶スピネル膜８′を厚さ約0.1μｍ
に成長させる。
程と同様に、CVD法により単結晶絶縁膜の一
部として単結晶スピネル膜８′を厚さ約0.1μｍ
に成長させる。
さらに、第８の工程において、前記第３の工
程と同様に、wetO2法により単結晶スピネル膜
８′を通して電極用単結晶シリコン膜７の表面
を熱酸化し、該表面に酸化絶縁膜となるシリコ
ン酸化膜１１を約0.1μｍ成長させる。
程と同様に、wetO2法により単結晶スピネル膜
８′を通して電極用単結晶シリコン膜７の表面
を熱酸化し、該表面に酸化絶縁膜となるシリコ
ン酸化膜１１を約0.1μｍ成長させる。
そして、第９の工程において、CVD法によ
り前記単結晶スピネル膜８′上に該単結晶スピ
ネル膜８′とともに層間の単結晶絶縁膜を構成
する単結晶スピネル膜８を厚さ約0.3μｍに成長
させ、必要に応じて単結晶スピネル膜８の表面
を平坦化する。
り前記単結晶スピネル膜８′上に該単結晶スピ
ネル膜８′とともに層間の単結晶絶縁膜を構成
する単結晶スピネル膜８を厚さ約0.3μｍに成長
させ、必要に応じて単結晶スピネル膜８の表面
を平坦化する。
つぎり、第10の工程において、イオン化蒸着
法により単結晶スピネル膜８上に２層目の単結
晶シリコン膜９を厚さ約1.0μｍに成長させる。
法により単結晶スピネル膜８上に２層目の単結
晶シリコン膜９を厚さ約1.0μｍに成長させる。
以下、第１ないし第10の工程を繰り返して第２
層目、第３層目、…の半導体回路を形成する。
層目、第３層目、…の半導体回路を形成する。
したがつて、前記実施例によると、第８の工程
において電極用単結晶シリコン膜７の表面にこの
上の単結晶スピネル膜８′を通してシリコン酸化
膜１１を形成し、シリコン膜７をシリコン酸化膜
１１で覆うことができるため、第９の工程におい
て単結晶スピネル膜８を形成した場合、試料表面
にごみ等が付着してスピネル膜８にピンホール１
０が発生しても、第10の工程において形成された
単結晶シリコン膜９がピンホール１０を通つて電
極用単結晶シリコン膜７に至ることはなく、下層
デバイスの電極と上層デバイスとの導通を防止で
き、半導体立体回路素子の作製歩留りを向上でき
るものである。
において電極用単結晶シリコン膜７の表面にこの
上の単結晶スピネル膜８′を通してシリコン酸化
膜１１を形成し、シリコン膜７をシリコン酸化膜
１１で覆うことができるため、第９の工程におい
て単結晶スピネル膜８を形成した場合、試料表面
にごみ等が付着してスピネル膜８にピンホール１
０が発生しても、第10の工程において形成された
単結晶シリコン膜９がピンホール１０を通つて電
極用単結晶シリコン膜７に至ることはなく、下層
デバイスの電極と上層デバイスとの導通を防止で
き、半導体立体回路素子の作製歩留りを向上でき
るものである。
なお、前記では、単結晶電極として単結晶シリ
コン膜７を用いた場合を示したが、単結晶シリサ
イド膜を用いても同様の効果があることは容易に
類推できる。
コン膜７を用いた場合を示したが、単結晶シリサ
イド膜を用いても同様の効果があることは容易に
類推できる。
第１図は従来の半導体立体回路素子の断面図、
第２図はこの発明の半導体立体回路素子の製造方
法の１実施例による半導体立体回路素子の断面図
である。 １…シリコン基板、７…電極用単結晶シリコン
膜、８，８′…単結晶スピネル膜、９…単結晶シ
リコン膜、１１…シリコン酸化膜。
第２図はこの発明の半導体立体回路素子の製造方
法の１実施例による半導体立体回路素子の断面図
である。 １…シリコン基板、７…電極用単結晶シリコン
膜、８，８′…単結晶スピネル膜、９…単結晶シ
リコン膜、１１…シリコン酸化膜。
Claims (1)
- 【特許請求の範囲】 １ シリコン基板上に、単結晶電極、単結晶絶縁
膜および単結晶シリコン膜を順次積層して半導体
立体回路素子を形成する半導体立体回路素子の製
造方法において、 ） 前記単結晶電極として単結晶シリコン膜ま
たはシリサイド膜を形成する工程と、 ） 前記単結晶電極上に、第１の単結晶スピネ
ル膜を形成する工程と、 ） 前記第１の単結晶スピネル膜を通して前記
単結晶電極を熱酸化し、該単結晶電極の表面に
酸化絶縁膜を形成する工程と、 ） 前記熱酸化工程の後、前記第１の単結晶ス
ピネル膜上に、第２の単結晶スピネル膜を形成
する工程と、 ） 第１、第２の単結晶スピネル膜を前記単結
晶絶縁膜とし、該単結晶絶縁膜上に単結晶シリ
コン膜を形成する工程と、 を含むことを特徴とする半導体立体回路素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58229763A JPS60123048A (ja) | 1983-12-07 | 1983-12-07 | 半導体立体回路素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58229763A JPS60123048A (ja) | 1983-12-07 | 1983-12-07 | 半導体立体回路素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60123048A JPS60123048A (ja) | 1985-07-01 |
| JPH0116015B2 true JPH0116015B2 (ja) | 1989-03-22 |
Family
ID=16897287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58229763A Granted JPS60123048A (ja) | 1983-12-07 | 1983-12-07 | 半導体立体回路素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123048A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586147A (ja) * | 1981-07-03 | 1983-01-13 | Nec Corp | 半導体装置及びその製造方法 |
-
1983
- 1983-12-07 JP JP58229763A patent/JPS60123048A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60123048A (ja) | 1985-07-01 |
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