JPH0134524Y2 - - Google Patents
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- Publication number
- JPH0134524Y2 JPH0134524Y2 JP3317680U JP3317680U JPH0134524Y2 JP H0134524 Y2 JPH0134524 Y2 JP H0134524Y2 JP 3317680 U JP3317680 U JP 3317680U JP 3317680 U JP3317680 U JP 3317680U JP H0134524 Y2 JPH0134524 Y2 JP H0134524Y2
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- Japan
- Prior art keywords
- gto
- diode
- voltage
- current
- parallel
- Prior art date
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- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 7
- 101100449816 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GTO1 gene Proteins 0.000 description 6
- 230000006378 damage Effects 0.000 description 6
- 238000011084 recovery Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Protection Of Static Devices (AREA)
- Control Of Electrical Variables (AREA)
- Power Conversion In General (AREA)
Description
【考案の詳細な説明】
本考案は、自己消弧機能を有する半導体素子、
特にゲートターンオフサイリスタの保護回路に関
するものである。
特にゲートターンオフサイリスタの保護回路に関
するものである。
例えばゲートターンオフサイリスタ（以下、単
にGTOと称す）においては通常ゲートターンオ
フ時でのオフ電圧の上昇率、所謂dv／dtの値
（通常100〜200v／μs）を低減させるべく、その
アノード・カソード間に、第１図に示すようなス
ナバー回路３が接続される。即ち、第１図におい
て放電抵抗３ｂが並列接続されてなるダイオード
３ａに対してコンデンサ３ｃを直列接続し、これ
ら全体をGTO１のアノード・カソード間に図示
の如く並列接続するものである。GTO１はその
オン、オフ状態がゲート制御回路２からのゲート
パルスによつて制御されるが、第２図ａ，ｂはゲ
ートターンオフ時でのGTO１のアノード・カソ
ード間電圧VAK、アノード・カソード間電流IAKと
ダイオード３ａに流れる電流IDとの関係を定性的
に示したものである。また、ゲートターンオフ時
のGTO１のアノード・カソード間電圧VAKとア
ノード・カソード間電流IAKの詳細な変化は第４
図のように示される。これによると、まずGTO
１にオフゲート電圧が印加されるとGTO１に流
れていたアノード電流がスナバー回路３側へ転流
する。そしてGTO１のオフ電圧の立上り初期に
波高値大のスパイク電圧Vspがスナバー回路３に
発生する。このようなGTO１のオフ動作時の等
価回路は第５図のようになり、前記スパイク電圧
Vspは次式で表わされる。
にGTOと称す）においては通常ゲートターンオ
フ時でのオフ電圧の上昇率、所謂dv／dtの値
（通常100〜200v／μs）を低減させるべく、その
アノード・カソード間に、第１図に示すようなス
ナバー回路３が接続される。即ち、第１図におい
て放電抵抗３ｂが並列接続されてなるダイオード
３ａに対してコンデンサ３ｃを直列接続し、これ
ら全体をGTO１のアノード・カソード間に図示
の如く並列接続するものである。GTO１はその
オン、オフ状態がゲート制御回路２からのゲート
パルスによつて制御されるが、第２図ａ，ｂはゲ
ートターンオフ時でのGTO１のアノード・カソ
ード間電圧VAK、アノード・カソード間電流IAKと
ダイオード３ａに流れる電流IDとの関係を定性的
に示したものである。また、ゲートターンオフ時
のGTO１のアノード・カソード間電圧VAKとア
ノード・カソード間電流IAKの詳細な変化は第４
図のように示される。これによると、まずGTO
１にオフゲート電圧が印加されるとGTO１に流
れていたアノード電流がスナバー回路３側へ転流
する。そしてGTO１のオフ電圧の立上り初期に
波高値大のスパイク電圧Vspがスナバー回路３に
発生する。このようなGTO１のオフ動作時の等
価回路は第５図のようになり、前記スパイク電圧
Vspは次式で表わされる。
Vsp＝（Ls＋Lcs）dIAK／dt＋１／Ｃ
∫t2-t1 t1IAKdt＋vfr …(1)
ただし、Lsはスナバー回路の配線インダクタ
ンス、Lcsはコンデンサ３ｃの内部インダクタン
ス、Ｃはコンデンサ３ｃのキヤパシタンス、vfr
はダイオード３ａ（Ds）の順回復電圧である。
ンス、Lcsはコンデンサ３ｃの内部インダクタン
ス、Ｃはコンデンサ３ｃのキヤパシタンス、vfr
はダイオード３ａ（Ds）の順回復電圧である。
すなわちスパイク電圧Vspはスナバー回路３の
インダクタンスとアノード・カソード間電流IAK
が減少する期間（t1からt2の間）に充電されたコ
ンデンサ３ｃの電圧と、ダイオード３ａの順回復
電圧とによつて発生する。このスパイク電圧Vsp
はGTOの最大しや断電流（可制御電流）を決定
するための一つの大きな要因となる。スパイク電
圧Vspが大きいとGTOは可制御電流以下の電流
をターンオフしても破壊する恐れがある。このた
めスパイク電圧Vspを小さくしてGTOの破壊を
防止する必要がある。
インダクタンスとアノード・カソード間電流IAK
が減少する期間（t1からt2の間）に充電されたコ
ンデンサ３ｃの電圧と、ダイオード３ａの順回復
電圧とによつて発生する。このスパイク電圧Vsp
はGTOの最大しや断電流（可制御電流）を決定
するための一つの大きな要因となる。スパイク電
圧Vspが大きいとGTOは可制御電流以下の電流
をターンオフしても破壊する恐れがある。このた
めスパイク電圧Vspを小さくしてGTOの破壊を
防止する必要がある。
また、GTOはそのターンオフ時間が短いが、
しや断される電流の値が大きくなる程にダイオー
ド３ａには波高値大のスパイク電流IDが流れるよ
うになり、その電流上昇率di／dtは場合によつて
は400A／μs程度にもなつて、これがためにダイ
オード３ａが破損される恐れがある。ダイオード
３ａの破損はスイツチング損失にその原因を求め
得るが、ダイオード３ａとして大電流容量のもの
を用いてもその破損を防止し得ないのが実状であ
る。
しや断される電流の値が大きくなる程にダイオー
ド３ａには波高値大のスパイク電流IDが流れるよ
うになり、その電流上昇率di／dtは場合によつて
は400A／μs程度にもなつて、これがためにダイ
オード３ａが破損される恐れがある。ダイオード
３ａの破損はスイツチング損失にその原因を求め
得るが、ダイオード３ａとして大電流容量のもの
を用いてもその破損を防止し得ないのが実状であ
る。
本考案の目的は、GTOが波高値大のスパイク
電圧によつて破壊されない構成のGTOの保護回
路を供するにある。
電圧によつて破壊されない構成のGTOの保護回
路を供するにある。
この目的のため、本考案は、同一特性の小電流
容量ダイオードの複数並列接続を以て従来のダイ
オードに代えんとするものである。
容量ダイオードの複数並列接続を以て従来のダイ
オードに代えんとするものである。
以下、本考案を第３図により説明する。
本考案によるGTOの保護回路５は図示の如く
第１図におけるダイオード３ａを、同一特性の小
電流容量ダイオード５a1，５a2，…を所要数並列
接続することによつて得んとするものであり、放
電抵抗５ｂ、コンデンサ５ｃは勿論それぞれ第１
図における放電抵抗３ｂ、コンデンサ３ｃに相対
応するものである。並列接続される小電流容量ダ
イオードの個数は接合温度の上昇許容値を考慮し
て個々具体的に決定されるべきである。小電流容
量ダイオードを所要数並列接続する場合は、たと
えその合計電流容量値が小さくとも破壊されるこ
となくダイオードとして機能するようになるもの
であり、これは多くの例について実験的にも確か
められた事実である。
第１図におけるダイオード３ａを、同一特性の小
電流容量ダイオード５a1，５a2，…を所要数並列
接続することによつて得んとするものであり、放
電抵抗５ｂ、コンデンサ５ｃは勿論それぞれ第１
図における放電抵抗３ｂ、コンデンサ３ｃに相対
応するものである。並列接続される小電流容量ダ
イオードの個数は接合温度の上昇許容値を考慮し
て個々具体的に決定されるべきである。小電流容
量ダイオードを所要数並列接続する場合は、たと
えその合計電流容量値が小さくとも破壊されるこ
となくダイオードとして機能するようになるもの
であり、これは多くの例について実験的にも確か
められた事実である。
小電流容量ダイオードの並列接続を以て所期の
目的が達成される理由は以下のように考えられ
る。即ち、GTOのしや断速度が1μs以下であるこ
とから、ダイオードには急峻な立上り（実験例で
はdi／dt400A／μs）の電流が流れることは明
らかである。ところで一般に電流を負担する接合
はパルス幅が狭い程に拡がり導通面積が少なく局
部的に高電流密度であつて発生損失も大きいが、
既述のダイオードの破損はこれに原因するものと
考えられる。しかして、そのような急峻di／dtに
対しては電流容量とは無関係に全面積が有効に導
通し得ないが、ダイオードを並列接続すれば、実
質的に拡がり導通面積が拡大されて導通部分での
電流密度を小さくし得る。このためダイオードで
発生する電圧（vfr）を小さくすることができ、
前述した第(1)式のスパイク電圧Vspを小さくする
ことが可能となる。これによつてGTO１が破壊
されるのを防止することができる。またダイオー
ド５a1，５a2，…の破損も有効に防止される。
目的が達成される理由は以下のように考えられ
る。即ち、GTOのしや断速度が1μs以下であるこ
とから、ダイオードには急峻な立上り（実験例で
はdi／dt400A／μs）の電流が流れることは明
らかである。ところで一般に電流を負担する接合
はパルス幅が狭い程に拡がり導通面積が少なく局
部的に高電流密度であつて発生損失も大きいが、
既述のダイオードの破損はこれに原因するものと
考えられる。しかして、そのような急峻di／dtに
対しては電流容量とは無関係に全面積が有効に導
通し得ないが、ダイオードを並列接続すれば、実
質的に拡がり導通面積が拡大されて導通部分での
電流密度を小さくし得る。このためダイオードで
発生する電圧（vfr）を小さくすることができ、
前述した第(1)式のスパイク電圧Vspを小さくする
ことが可能となる。これによつてGTO１が破壊
されるのを防止することができる。またダイオー
ド５a1，５a2，…の破損も有効に防止される。
以上説明したように本考案は、放電抵抗に並列
接続され、コンデンサに対しては直列接続される
ダイオードを、同一特性の小電流容量ダイオード
の複数並列接続で構成したものであるから、
GTOのオフ動作時にダイオードで発生する電圧
を小さく抑制することができる。このためGTO
のアノード・カソード間に発生するスパイク電圧
を低減でき、GTOの素子破壊を防止することが
できる。またダイオードは熱的に破損されないと
いう効果がある。
接続され、コンデンサに対しては直列接続される
ダイオードを、同一特性の小電流容量ダイオード
の複数並列接続で構成したものであるから、
GTOのオフ動作時にダイオードで発生する電圧
を小さく抑制することができる。このためGTO
のアノード・カソード間に発生するスパイク電圧
を低減でき、GTOの素子破壊を防止することが
できる。またダイオードは熱的に破損されないと
いう効果がある。
第１図は、従来技術に係るGTO保護回路の構
成図、第２図ａ，ｂは、ターンオフ時でのその要
部における電圧、電流波形図、第３図は、本考案
によるGTO保護回路の構成図、第４図はターン
オフ動作の詳細な変化を示す電圧、電流波形図、
第５図はターンオフ動作時の等価回路図である。 １……GTO、５a1，５a2……ダイオード、５
ｂ……放電抵抗、５ｃ……コンデンサ。
成図、第２図ａ，ｂは、ターンオフ時でのその要
部における電圧、電流波形図、第３図は、本考案
によるGTO保護回路の構成図、第４図はターン
オフ動作の詳細な変化を示す電圧、電流波形図、
第５図はターンオフ動作時の等価回路図である。 １……GTO、５a1，５a2……ダイオード、５
ｂ……放電抵抗、５ｃ……コンデンサ。
Claims (1)
- ダイオードに放電抵抗、コンデンサがそれぞれ
並列接続、直列接続されるようにしてなり、ゲー
トターンオフサイリスタのアノード・カソード間
に並列接続されて該サイリスタのターンオフ時ア
ノード・カソード間電圧の急峻立上りを抑制する
ものにして、上記ダイオードが、同一特性のダイ
オードの複数並列接続を以てしてなる構成を特徴
とするゲートターンオフサイリスタの保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317680U JPH0134524Y2 (ja) | 1980-03-14 | 1980-03-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317680U JPH0134524Y2 (ja) | 1980-03-14 | 1980-03-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56136495U JPS56136495U (ja) | 1981-10-16 |
| JPH0134524Y2 true JPH0134524Y2 (ja) | 1989-10-20 |
Family
ID=29628870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3317680U Expired JPH0134524Y2 (ja) | 1980-03-14 | 1980-03-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0134524Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828970B2 (ja) * | 1988-12-05 | 1996-03-21 | 株式会社村田製作所 | スイッチングレギュレータ |
-
1980
- 1980-03-14 JP JP3317680U patent/JPH0134524Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56136495U (ja) | 1981-10-16 |
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