JPH0135366B2 - - Google Patents
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- JPH0135366B2 JPH0135366B2 JP59115647A JP11564784A JPH0135366B2 JP H0135366 B2 JPH0135366 B2 JP H0135366B2 JP 59115647 A JP59115647 A JP 59115647A JP 11564784 A JP11564784 A JP 11564784A JP H0135366 B2 JPH0135366 B2 JP H0135366B2
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Description
［産業上の利用分野］
本発明は、通常の計算機アーキテクチヤにおけ
る命令セツトよりずつと小規模の命令セツト（以
下、基本命令セツトという）しか持たない計算機
システムに係る。 ［従来技術］ 最近のVLIS技術の発達により、マイクロプロ
セツサの設計に関しては、相反する２つのアプロ
ーチが可能になつてきた。第１のアプローチは、
VLISを十二分に利用して、これまではソフトウ
エアで実現されていた機能をハードウエアで実現
させるものである。当然の結果として、マイクロ
プロセツサの物理的な構成は複雑になる。これに
対して第２のアプローチは、これまでより多くの
機能をソフトウエアで実現させることによつて、
簡単で且つ高速のマイクロプロセツサを構成しよ
うとするものである。後者のアプローチの代表的
な例が下記の文献に記載されている。 (1) George Radin“The801Minicomputer”
ACM SIGPLAN NOTICES、第17巻、第４
号、1982年４月、39〜47頁 (2) Patterson、Sequin“RISC1：ａ Reduced
Instruction Set VLSI Computer”IEEE
Computer、1982年９月、８〜20頁 第１のアプローチは、ソフトウエアの開発費用
及びその実行速度を考えた場合、年ごとに安くな
つているVLSI回路を用いてシステムを構成した
方が全体として価格性能比を上げることができ
る、という考えに基いている。従つて、第１のア
プローチをとるシステム設計者は、VLSI回路の
潜在能力に合わせてアーキテクチヤをより複雑に
している。これは、最近の計算機とその前の計算
機、例えばVAX11とPDP−11、IBMシステム／
38とIBMシステム／３、インテルAPX−432と
8036、などを比較してみれば明らかである。ただ
しアーキテスチヤが複雑になると、それだけシス
テム計設に要する時間が長くなり、設計ミスの可
能性も増える。この型のシステムは大規模命令セ
ツト計算機システム、略してCISCシステムと呼
ばれている。 これに対して、前記の文献に記載されているよ
うな第２のアプローチに従つて構成されたシステ
ムは小規模命令セツト計算機（RISC）システム
あるいは基本命令セツト計算機システム（以下、
PRISMシステムという）と呼ばれる。PRISMシ
ステムの中心はCPUである。システム設計の大
部分は、ユーザに対してCPUの基本能力を使用
可能にする、ということに向けられている。全体
的な構成は従来のCPUとは幾分異なつている。 本発明もPRISMシステムを対象にしているの
で、以下前記の文献に記載されているCPUの設
計原理及び従来のCPUとの違いについて、本発
明に関係する範囲内で少し詳しく説明する。 小型ないし中型の汎用計算機システムにおける
通常のCPUは、アーキテクチヤを“解釈”する
布線式マイクロプロセツサで構成されている。こ
のようなCPUでは、１つのCPU命令を実行する
ために、制御記憶装置にある幾つかのマイクロ命
令が実行される。１つの平均的なCPU命令を実
行するのに必要なマイクロ命令（マシンサイク
ル）の数は、使用されているマイクロプロセツサ
の能力（従つて価格）、CPUアーキテクチヤの複
雑さ、及び実行中のアプリケーシヨン（即ち命令
ミツクス）によつて左右される。例えば、IBM
システム／370モデル168は１つのシステム／370
命令当り３〜６サイクルを要し、モデル148は10
〜15サイクルを要し、システム／360モデル30は
30サイクル以上になる。 CPUの設計によつては、ルツクアヘツド、並
列処理及び分岐の記録といつた技術を用いること
により、１命令当りのマシンサイクル数を１に近
づけることができる。 アプリケーシヨンによる相違については、例え
ば一般に科学技術計算は浮動小数点命令を使用す
るが、事務計算は10進演算を使用する。ところ
が、アプリケーシヨン・コードの代りに走行シス
テム全体を追跡してみると、最も頻繁に使用され
る命令に顕著な類似性があることがわかる。これ
らの命令は、ロード、記憶、分岐、比較、整数演
算、論理桁送りといつた比較的簡単な命令であ
り、基礎となるマイクロプロセツサの命令セツト
にもこれらと同じ機能を持つた命令がある。従つ
て、マイクロプロセツサのアーキテクチヤが
CPUのアーキテクチヤと正確には一致しない場
合であつても、そのような機能についてまで
CPUアーキテクチヤをマイクロプロセツサで
“解釈”することは無駄であると考えられた。 従つて、PRISMシステムのために設計された
基本命令セツトはハードウエアで直接実行するこ
とができる。即ち、各々の基本命令は１マシンサ
イクルしか必要としない。複雑な機能は、通常の
CPUの場合と同じく、マイクロコードで実現さ
れる。ただし、PRUSMシステムにおけるマイク
ロコードは正にコードであつて、関連する機能は
基本命令セツト上で走行するソフトウエア・サブ
ルーチンによつて実現される。 高速の制御記憶装置に記憶されていることから
生じるマイクロコードの利点は、キヤツシユをデ
ータ用と命令用とに分けた記憶階相では、事実上
消滅する。命令キヤツシユは“ページ可能”制御
記憶装置として動く。通常のCPUでは、全ての
アプリケーシヨンにわたつてどの機能が最も頻繁
に使用されるかは、設計者が前もつて決める。従
つて、例えば倍精度の浮動小数点除算命令は常に
高速の制御記憶装置にあるが、第１レベル割込み
ハンドラは主記憶装置にある。命令キヤツシユを
用いた場合は、最近の使用状況によつて、どの機
能がより速く使用できるかが決まる。 このアプローチによれば、特定のジヨブを実行
するのに要するサイクル数は、最悪の場合であつ
ても、複雑な命令がマイクロプログラムされてい
る通常の小型ないし中型CPUにおけるサイクル
数以下である。更に、基本命令の定義づけをうま
く行なえば、必要なサイクル数がより少なくなる
ことがわかつた。 大部分の命令ミツクスによれば、データの書込
みまたは読取りに関する命令が全体の20〜40％を
占め、分岐命令が15〜30％を占めている。更に、
多くのアプリケーシヨンにおいては、記憶装置帯
域幅のかなりの部分がＩ／Ｏのためにさかれてい
る。記憶装置アクセスのためにCPUが多くのサ
イクルにわたつて待ち状態へ強制されると、その
間の処理時間が無駄になる。 従つて、PRISMシステムの第２の目的は、記
憶装置アクセスに起因するCPUの遊休時間をで
きるだけ短くするように記憶階層及びシステム・
アーキテクチヤを構築することであつた。まず、
CPUのマシンサイクルに匹敵するアクセス時間
を持つたキヤツシユが必要なことは明らかであ
る。次に、記憶命令が出されても直ちに主記憶装
置への記憶を行なわなくてもよいということか
ら、ストア・イン方式のキヤツシユが採用され
た。仮に１つのワードを記憶するのに10サイクル
を要し、且つ命令全体の10％が記憶命令であると
すると、記憶命令及びそれに続く命令を並行して
実行できない限り、CPUの遊休時間は全体の約
半分に達する。 しかし、サイクルごとに新しい命令を必要と
し、且つ２サイクルおきにデータをアクセスする
CPU構成においては、サイクルごとにワードを
供給する通常のキヤツシユを用いると、性能が低
下する。従つて、キヤツシユはデータを含む部分
と命令を含む部分とに分けられた。このようにし
てキヤツシユへの帯域幅は実質的に倍にされ、外
部記憶装置からの命令及びデータの非同期的取出
しが可能になつた。 通常のアーキテクチヤでは、データの記憶は命
令を変更することがあるため、２つのキヤツシユ
が適切に同期していることをハードウエアが保証
しなければならない。これはコスト高になり、又
性能の低下にもつながる。命令先取り機構でさ
え、記憶有効アドレスと命令アドレスレジスタの
内容を比較しなければならないので、複雑にな
る。 ところが指標レジスタが計算機に導入されるよ
うになつて、命令を変更する頻度が大幅に減少さ
れ、今日に至るまで事実上命令が変更されること
はなくなつた。従つてPRISMアーキテクチヤは、
上述のようなハードウエア同報通信を必要としな
い。その代りに分割キヤツシユの存在がソフトウ
エアに対して明示され、必要なときにキヤツシユ
を同期させるための命令がソフトウエアに与えら
れた。同期が必要なのは、例えばプログラム取出
しのような特別の機能の場合だけである。 同様に、キヤツシユの存在がソフトウエア側か
らはわからない通常のシステムにおいては、Ｉ／
Ｏオペレーシヨンもキヤツシユを介して行なう必
要がある。その間CPUは待機していなければな
らず、またＩ／Ｏオペレーシヨンが終了した後の
キヤツシユの内容は、実行中のプロセスの実効ペ
ージセツトではなくなるので、キヤツシユを強制
的に一時モードへ戻さなければならない。高価な
システムにおいてすら、デイレクトリを重複して
設けると性能の低下を招く。 現在のシステムでは、Ｉ／Ｏオペレーシヨンを
開始する責任は、サブシステム・バツフアとユー
ザ領域との間で固定ブロツク転送を行なうシステ
ム・アクセス方式（IMS、VSAM、VTAM、ペ
ージングなど）に移つてきている。これは、アク
セス方式がバツフアの位置及び範囲だけでなく、
Ｉ／Ｏ転送が処理される時も知つていることを意
味する。従つて、このソフトウエアはキヤツシユ
を適切に同期させることができ、チヤネル
（PRISMシステムにおける直接メモリアダプタ）
は外部記憶装置との間で直接転送を行なうことが
できる。この結果、記憶装置帯域幅の半分がＩ／
Ｏのために使用中であつても、CPUの性能が低
下することはない。 これまでの説明でいえることは、実現させるの
に費用がかかるか、または低速のシステム機能が
あり、且つソフトウエアが頻繁に生じる性能低下
要因を認識できる（あるいは機能全体を走行時間
からコンパイル時間へ移すことができる）場合に
は、その機能はハードウエアからソフトウエアへ
移され、それによつてコスト低減及び性能改善が
達成され、ということである。 上述の設計原理をキヤツシユ自身の管理に適用
した例について説明する。PRISMシステムにお
いては、キヤツシユの各データ・ブロツク（ライ
ンと呼ばれている）は32バイトであり、これに対
して最大記憶単位は４バイトである。ラインの大
きさが記憶単位よりも大きいストア・イン式のキ
ヤツシユでいわゆるキヤツシユ・ミスが生じる
と、要求されたワードを含むライン全体を外部記
憶装置からキヤツシユへ取出さなければならな
い。これは、同じラインに含まれる別のワードが
続いて要求される可能性が高いためである。とこ
ろが記憶動作の場合は、プログラムが新しく獲得
したスペースへの１回の記憶で終ることが多い。
このようなスペースの例としては、プロシージヤ
呼出し時にプツシユされたプロセス・スタツク、
ゲツトメイン要求によつて得られた領域、第１レ
ベル割込みハンドラによつて使用されるレジスタ
記憶域などがある。いずれの場合も、ハードウエ
アは当該ラインの再度のアクセスが不要であるこ
とを知り得ないが、ソフトウエアにとつては、こ
の状況は極めて明白である。 従つて、PRISMシステムでは、要求されたラ
インをキヤツシユのデイレクトリ中で確立する
が、外部記憶装置からはそのラインの内容を取出
さないデータ・キヤツシユ・ライン設定命令が定
義されている。記憶のために新しいラインが必要
なときは常にこの命令を実行するようにすると、
外部記憶装置からの不必要な取出しは避けられる
が、今度は命令実行のための余分のマシンサイク
ルが必要になる。従つて、全体的にみれば、この
命令の実行には一長一短がある。 同様に、スクラツチ記憶域が不要となつたとき
にデータ・キヤツシユ・ライン無効化命令を実行
して、デイレクトリ中の指定されたラインに対応
するエントリの変更ビツトをターンオフすると、
不必要な書戻しが避けられる。詳細は1982年12月
30日付のPCT出願U.S.82／01830に記載されてい
る。 PRISMシステムの優れた特性は前述のとおり
であるが、その潜在的な設計目標を十分に実現す
るためには、単一マシンサイクルで実行可能な多
数の命令を利用することができるようにハードウ
エアを変更するのが有利であることが判つた。し
かしながら、前掲の文献(1)及び(2)には、本発明に
従つた単一マシンサイクルで実行可能な特別のマ
スク・回転命令は記載されておらず、またこれら
の命令を実現するためのハードウエアについても
記載されていない。 さらに、米国特許第3982229号には、本発明と
同様の或る種の機能を遂行するための命令セツト
及び論理回路手段が開示されているが、これらの
命令は指定された算術オペレーシヨンをその論理
回路手段で遂行するにあたり複数のマシンサイク
ルを要する。たとえば、マスクの右端の内容を決
定するには、値P1とP2の加算（または減算）を
行なわねばならず、しかもこれらの指定されたオ
ペレーシヨンを遂行する前に専用の作業レジスタ
へそれぞれの内容を別個にロードしなければなら
ないのである。 ［発明が解決しようとする問題点］ 前述のように、従来技術のシステムでは、桁送
り機能、組合せ機能、挿入機能、及びビツト境界
合せ機能を遂行する場合、これらの機能を単一マ
シンサイクル遂行することができない。 従つて、本発明のこの問題点を解決するため、
単一マシンサイクルで実行可能なマスク・回転命
令セツト及び該命令セツトを実現するためのハー
ドウエア機能を提供することを目的とする。 ［問題点を解決するための手段］ 前記目的を達成するため、本発明の命令処理装
置は、単一マシンサイクルで実行可能なマスク・
回転命令を遂行するための機構を、 前記命令で指定されたマスクパターン遷移アド
レスからＮビツト（Ｎは１より大きい整数）のマ
スクを生成する手段と、 Ｎビツトのソースオペランドを前記命令で指定
された量だけ回転する手段と、 前記命令で指定される情報に基づいてＮビツト
の目的オペランドを選択する手段と、 前記マスクの所与のビツトが第１の論理値を有
する場合は前記目的オペランドの対応ビツトを維
持し、前記マスクの所与のビツトが第２の論理値
を有する場合は前記回転されたソースオペランド
の対応ビツトを維持するように、前記回転された
ソースオペランドと前記目的オペランドとを前記
マスクの制御下で組み合わせる手段と、 Ｎビツトの前記組合わせ結果を前記命令によつ
て指定されたレジスタへ戻す手段とから構成し、 前記手段の各々を並行に動作させるようにした
ことを特徴とする。 ［実施例］ (a) PRISMシステム・アーキテクチヤの概要 前述のように、PRISMシステムの中心は
CPUであるが、PRISMシステムはCPUの他
に、主記憶装置、キヤツシユ機構、再配置機構
及びシステムＩ／Ｏを含んでいる（第１図参
照）。キヤツシユ機構はデータ部と命令部に分
かれている。 CPUアーキテクチヤは従来のものに比べて
非常に簡単である。本PRISMシステムの特徴
として、各々の命令はハードウエアにより単一
マシンサイクルで実行される。このような命令
を基本命令という。基本命令は記憶装置アクセ
ス（普通は並行処理される）を除くと、マシン
サイクルを１つしか必要としない。ここで“基
本”という語は、簡単さというよりもむしろ時
間、即ち単一マシンサイクルに関係している。
基本命令自体は単一マシンサイクル内で実行可
能であるが、それに伴う実際の機能は複雑なこ
とがある。 “単一マシンサイクル”という語も幾つかの
定義が可能である。例えば、単一マシンサイク
ルは“継続的に繰返される基本システムクロツ
クの期間であつて、その間に基本システム・オ
ペレーシヨンが遂行されるもの”である。もう
少し別のいい方をすれば、単一マシンサイクル
は“基本クロツク期間に含まれる全てのクロツ
ク・パルスをシステムが１回完全に使用するの
に必要な時間”である。従つて、単一マシンサ
イクル内でCPUの全てのデータフロー機構を
１回使用することができる。 単一マシンサイクルで実行可能な本発明のマ
スク・回転命令は新しく追加された基本命令の
代表的な例であり、これらの命令は以下で詳述
するように多くのデータ再構成状況において相
当量の時間を節約することを可能にするもので
ある。 PRISMシステムのアーキテクチヤ及びその
命令セツトは下記の３つを達成するものであ
る。 (1) 命令当り１サイクルの高速CPUをコンパ
イルに適した命令セツトを用いて定義する。 (2) 記憶階層、Ｉ／Ｏ、再配置及びソフトウエ
アの活動がCPUでの命令実行と並行して行
なわれる。これにより待ち時間が短くなる。 (3) 全てのプログラムをうまくコンパイルでき
るコードを生成する最適化コンパイラを開発
する。 単一マシンサイクルで実行可能であるという
ことに加えて、命令に関する重要なテーマにそ
の規則性がある。これはハードウエアによる実
現を容易にしていた。例えば、全てのオペラン
ドは自分の大きさに合つた境界を持つていなけ
ればならない（半ワードの場合は半ワード境
界、ワードの場合はワード境界）。命令は全て
フルワードであり、従つてその境界もフルワー
ド境界である。 レジスタ名フイールドはシステム／370の４
ビツトに対し、１ビツト増えて５ビツトであ
る。これによりレジスタを32個まで装備でき
る。従つて、PRISMシステムを用いて、例え
ばシステム／370のように16個の汎用レジスタ
を備えた他のアーキテクチヤをエミユレートす
ることができる。システム／370の命令セツト
における基本命令サブセツトを用いて複雑な命
令をエミユレートする場合は、レジスタ名フイ
ールドの長さ（４ビツト）がネツクになる。 更に、命令の長さが４バイトあるので、各命
令の目的レジスタを明示指定することができ、
従つて入力オペランドを壊す必要はない。これ
は一般に“３アドレス”形式と呼ばれている。 PRISMシステムは真の32ビツト・アーキテ
クチヤであり、16ビツト・アーキテクチヤに拡
張レジスタを加えたものではない。アドレスは
32ビツト長であり、算術演算には32ビツトの２
の補数が使用され、論理命令及び桁送り命令な
32ビツトのワードを取扱う。桁送りは31ビツト
まで可能である。 第２Ａ図及び第２Ｂ図に示すように、
PRISMシステムのCPUの主構成要素は、２入
力のALU、２つの入力ポート及び３つの出力
ポートを持つた汎用レジスタ・フアイル（32ビ
ツトのレジスタを32個含む）、ならびに32ビツ
トの条件レジスタを含む条件論理である。条件
レジスタはオペレーシヨンに関する種々の条件
を示すもので、検査及び分岐を可能にする。条
件レジスタの各ビツトの意味は下記の表１のと
おりである。ただし、条件レジスタのビツトの
うち極く僅かなものだけが本発明に従つてマス
ク・回転命令の実行に関係するにすぎない。
る命令セツトよりずつと小規模の命令セツト（以
下、基本命令セツトという）しか持たない計算機
システムに係る。 ［従来技術］ 最近のVLIS技術の発達により、マイクロプロ
セツサの設計に関しては、相反する２つのアプロ
ーチが可能になつてきた。第１のアプローチは、
VLISを十二分に利用して、これまではソフトウ
エアで実現されていた機能をハードウエアで実現
させるものである。当然の結果として、マイクロ
プロセツサの物理的な構成は複雑になる。これに
対して第２のアプローチは、これまでより多くの
機能をソフトウエアで実現させることによつて、
簡単で且つ高速のマイクロプロセツサを構成しよ
うとするものである。後者のアプローチの代表的
な例が下記の文献に記載されている。 (1) George Radin“The801Minicomputer”
ACM SIGPLAN NOTICES、第17巻、第４
号、1982年４月、39〜47頁 (2) Patterson、Sequin“RISC1：ａ Reduced
Instruction Set VLSI Computer”IEEE
Computer、1982年９月、８〜20頁 第１のアプローチは、ソフトウエアの開発費用
及びその実行速度を考えた場合、年ごとに安くな
つているVLSI回路を用いてシステムを構成した
方が全体として価格性能比を上げることができ
る、という考えに基いている。従つて、第１のア
プローチをとるシステム設計者は、VLSI回路の
潜在能力に合わせてアーキテクチヤをより複雑に
している。これは、最近の計算機とその前の計算
機、例えばVAX11とPDP−11、IBMシステム／
38とIBMシステム／３、インテルAPX−432と
8036、などを比較してみれば明らかである。ただ
しアーキテスチヤが複雑になると、それだけシス
テム計設に要する時間が長くなり、設計ミスの可
能性も増える。この型のシステムは大規模命令セ
ツト計算機システム、略してCISCシステムと呼
ばれている。 これに対して、前記の文献に記載されているよ
うな第２のアプローチに従つて構成されたシステ
ムは小規模命令セツト計算機（RISC）システム
あるいは基本命令セツト計算機システム（以下、
PRISMシステムという）と呼ばれる。PRISMシ
ステムの中心はCPUである。システム設計の大
部分は、ユーザに対してCPUの基本能力を使用
可能にする、ということに向けられている。全体
的な構成は従来のCPUとは幾分異なつている。 本発明もPRISMシステムを対象にしているの
で、以下前記の文献に記載されているCPUの設
計原理及び従来のCPUとの違いについて、本発
明に関係する範囲内で少し詳しく説明する。 小型ないし中型の汎用計算機システムにおける
通常のCPUは、アーキテクチヤを“解釈”する
布線式マイクロプロセツサで構成されている。こ
のようなCPUでは、１つのCPU命令を実行する
ために、制御記憶装置にある幾つかのマイクロ命
令が実行される。１つの平均的なCPU命令を実
行するのに必要なマイクロ命令（マシンサイク
ル）の数は、使用されているマイクロプロセツサ
の能力（従つて価格）、CPUアーキテクチヤの複
雑さ、及び実行中のアプリケーシヨン（即ち命令
ミツクス）によつて左右される。例えば、IBM
システム／370モデル168は１つのシステム／370
命令当り３〜６サイクルを要し、モデル148は10
〜15サイクルを要し、システム／360モデル30は
30サイクル以上になる。 CPUの設計によつては、ルツクアヘツド、並
列処理及び分岐の記録といつた技術を用いること
により、１命令当りのマシンサイクル数を１に近
づけることができる。 アプリケーシヨンによる相違については、例え
ば一般に科学技術計算は浮動小数点命令を使用す
るが、事務計算は10進演算を使用する。ところ
が、アプリケーシヨン・コードの代りに走行シス
テム全体を追跡してみると、最も頻繁に使用され
る命令に顕著な類似性があることがわかる。これ
らの命令は、ロード、記憶、分岐、比較、整数演
算、論理桁送りといつた比較的簡単な命令であ
り、基礎となるマイクロプロセツサの命令セツト
にもこれらと同じ機能を持つた命令がある。従つ
て、マイクロプロセツサのアーキテクチヤが
CPUのアーキテクチヤと正確には一致しない場
合であつても、そのような機能についてまで
CPUアーキテクチヤをマイクロプロセツサで
“解釈”することは無駄であると考えられた。 従つて、PRISMシステムのために設計された
基本命令セツトはハードウエアで直接実行するこ
とができる。即ち、各々の基本命令は１マシンサ
イクルしか必要としない。複雑な機能は、通常の
CPUの場合と同じく、マイクロコードで実現さ
れる。ただし、PRUSMシステムにおけるマイク
ロコードは正にコードであつて、関連する機能は
基本命令セツト上で走行するソフトウエア・サブ
ルーチンによつて実現される。 高速の制御記憶装置に記憶されていることから
生じるマイクロコードの利点は、キヤツシユをデ
ータ用と命令用とに分けた記憶階相では、事実上
消滅する。命令キヤツシユは“ページ可能”制御
記憶装置として動く。通常のCPUでは、全ての
アプリケーシヨンにわたつてどの機能が最も頻繁
に使用されるかは、設計者が前もつて決める。従
つて、例えば倍精度の浮動小数点除算命令は常に
高速の制御記憶装置にあるが、第１レベル割込み
ハンドラは主記憶装置にある。命令キヤツシユを
用いた場合は、最近の使用状況によつて、どの機
能がより速く使用できるかが決まる。 このアプローチによれば、特定のジヨブを実行
するのに要するサイクル数は、最悪の場合であつ
ても、複雑な命令がマイクロプログラムされてい
る通常の小型ないし中型CPUにおけるサイクル
数以下である。更に、基本命令の定義づけをうま
く行なえば、必要なサイクル数がより少なくなる
ことがわかつた。 大部分の命令ミツクスによれば、データの書込
みまたは読取りに関する命令が全体の20〜40％を
占め、分岐命令が15〜30％を占めている。更に、
多くのアプリケーシヨンにおいては、記憶装置帯
域幅のかなりの部分がＩ／Ｏのためにさかれてい
る。記憶装置アクセスのためにCPUが多くのサ
イクルにわたつて待ち状態へ強制されると、その
間の処理時間が無駄になる。 従つて、PRISMシステムの第２の目的は、記
憶装置アクセスに起因するCPUの遊休時間をで
きるだけ短くするように記憶階層及びシステム・
アーキテクチヤを構築することであつた。まず、
CPUのマシンサイクルに匹敵するアクセス時間
を持つたキヤツシユが必要なことは明らかであ
る。次に、記憶命令が出されても直ちに主記憶装
置への記憶を行なわなくてもよいということか
ら、ストア・イン方式のキヤツシユが採用され
た。仮に１つのワードを記憶するのに10サイクル
を要し、且つ命令全体の10％が記憶命令であると
すると、記憶命令及びそれに続く命令を並行して
実行できない限り、CPUの遊休時間は全体の約
半分に達する。 しかし、サイクルごとに新しい命令を必要と
し、且つ２サイクルおきにデータをアクセスする
CPU構成においては、サイクルごとにワードを
供給する通常のキヤツシユを用いると、性能が低
下する。従つて、キヤツシユはデータを含む部分
と命令を含む部分とに分けられた。このようにし
てキヤツシユへの帯域幅は実質的に倍にされ、外
部記憶装置からの命令及びデータの非同期的取出
しが可能になつた。 通常のアーキテクチヤでは、データの記憶は命
令を変更することがあるため、２つのキヤツシユ
が適切に同期していることをハードウエアが保証
しなければならない。これはコスト高になり、又
性能の低下にもつながる。命令先取り機構でさ
え、記憶有効アドレスと命令アドレスレジスタの
内容を比較しなければならないので、複雑にな
る。 ところが指標レジスタが計算機に導入されるよ
うになつて、命令を変更する頻度が大幅に減少さ
れ、今日に至るまで事実上命令が変更されること
はなくなつた。従つてPRISMアーキテクチヤは、
上述のようなハードウエア同報通信を必要としな
い。その代りに分割キヤツシユの存在がソフトウ
エアに対して明示され、必要なときにキヤツシユ
を同期させるための命令がソフトウエアに与えら
れた。同期が必要なのは、例えばプログラム取出
しのような特別の機能の場合だけである。 同様に、キヤツシユの存在がソフトウエア側か
らはわからない通常のシステムにおいては、Ｉ／
Ｏオペレーシヨンもキヤツシユを介して行なう必
要がある。その間CPUは待機していなければな
らず、またＩ／Ｏオペレーシヨンが終了した後の
キヤツシユの内容は、実行中のプロセスの実効ペ
ージセツトではなくなるので、キヤツシユを強制
的に一時モードへ戻さなければならない。高価な
システムにおいてすら、デイレクトリを重複して
設けると性能の低下を招く。 現在のシステムでは、Ｉ／Ｏオペレーシヨンを
開始する責任は、サブシステム・バツフアとユー
ザ領域との間で固定ブロツク転送を行なうシステ
ム・アクセス方式（IMS、VSAM、VTAM、ペ
ージングなど）に移つてきている。これは、アク
セス方式がバツフアの位置及び範囲だけでなく、
Ｉ／Ｏ転送が処理される時も知つていることを意
味する。従つて、このソフトウエアはキヤツシユ
を適切に同期させることができ、チヤネル
（PRISMシステムにおける直接メモリアダプタ）
は外部記憶装置との間で直接転送を行なうことが
できる。この結果、記憶装置帯域幅の半分がＩ／
Ｏのために使用中であつても、CPUの性能が低
下することはない。 これまでの説明でいえることは、実現させるの
に費用がかかるか、または低速のシステム機能が
あり、且つソフトウエアが頻繁に生じる性能低下
要因を認識できる（あるいは機能全体を走行時間
からコンパイル時間へ移すことができる）場合に
は、その機能はハードウエアからソフトウエアへ
移され、それによつてコスト低減及び性能改善が
達成され、ということである。 上述の設計原理をキヤツシユ自身の管理に適用
した例について説明する。PRISMシステムにお
いては、キヤツシユの各データ・ブロツク（ライ
ンと呼ばれている）は32バイトであり、これに対
して最大記憶単位は４バイトである。ラインの大
きさが記憶単位よりも大きいストア・イン式のキ
ヤツシユでいわゆるキヤツシユ・ミスが生じる
と、要求されたワードを含むライン全体を外部記
憶装置からキヤツシユへ取出さなければならな
い。これは、同じラインに含まれる別のワードが
続いて要求される可能性が高いためである。とこ
ろが記憶動作の場合は、プログラムが新しく獲得
したスペースへの１回の記憶で終ることが多い。
このようなスペースの例としては、プロシージヤ
呼出し時にプツシユされたプロセス・スタツク、
ゲツトメイン要求によつて得られた領域、第１レ
ベル割込みハンドラによつて使用されるレジスタ
記憶域などがある。いずれの場合も、ハードウエ
アは当該ラインの再度のアクセスが不要であるこ
とを知り得ないが、ソフトウエアにとつては、こ
の状況は極めて明白である。 従つて、PRISMシステムでは、要求されたラ
インをキヤツシユのデイレクトリ中で確立する
が、外部記憶装置からはそのラインの内容を取出
さないデータ・キヤツシユ・ライン設定命令が定
義されている。記憶のために新しいラインが必要
なときは常にこの命令を実行するようにすると、
外部記憶装置からの不必要な取出しは避けられる
が、今度は命令実行のための余分のマシンサイク
ルが必要になる。従つて、全体的にみれば、この
命令の実行には一長一短がある。 同様に、スクラツチ記憶域が不要となつたとき
にデータ・キヤツシユ・ライン無効化命令を実行
して、デイレクトリ中の指定されたラインに対応
するエントリの変更ビツトをターンオフすると、
不必要な書戻しが避けられる。詳細は1982年12月
30日付のPCT出願U.S.82／01830に記載されてい
る。 PRISMシステムの優れた特性は前述のとおり
であるが、その潜在的な設計目標を十分に実現す
るためには、単一マシンサイクルで実行可能な多
数の命令を利用することができるようにハードウ
エアを変更するのが有利であることが判つた。し
かしながら、前掲の文献(1)及び(2)には、本発明に
従つた単一マシンサイクルで実行可能な特別のマ
スク・回転命令は記載されておらず、またこれら
の命令を実現するためのハードウエアについても
記載されていない。 さらに、米国特許第3982229号には、本発明と
同様の或る種の機能を遂行するための命令セツト
及び論理回路手段が開示されているが、これらの
命令は指定された算術オペレーシヨンをその論理
回路手段で遂行するにあたり複数のマシンサイク
ルを要する。たとえば、マスクの右端の内容を決
定するには、値P1とP2の加算（または減算）を
行なわねばならず、しかもこれらの指定されたオ
ペレーシヨンを遂行する前に専用の作業レジスタ
へそれぞれの内容を別個にロードしなければなら
ないのである。 ［発明が解決しようとする問題点］ 前述のように、従来技術のシステムでは、桁送
り機能、組合せ機能、挿入機能、及びビツト境界
合せ機能を遂行する場合、これらの機能を単一マ
シンサイクル遂行することができない。 従つて、本発明のこの問題点を解決するため、
単一マシンサイクルで実行可能なマスク・回転命
令セツト及び該命令セツトを実現するためのハー
ドウエア機能を提供することを目的とする。 ［問題点を解決するための手段］ 前記目的を達成するため、本発明の命令処理装
置は、単一マシンサイクルで実行可能なマスク・
回転命令を遂行するための機構を、 前記命令で指定されたマスクパターン遷移アド
レスからＮビツト（Ｎは１より大きい整数）のマ
スクを生成する手段と、 Ｎビツトのソースオペランドを前記命令で指定
された量だけ回転する手段と、 前記命令で指定される情報に基づいてＮビツト
の目的オペランドを選択する手段と、 前記マスクの所与のビツトが第１の論理値を有
する場合は前記目的オペランドの対応ビツトを維
持し、前記マスクの所与のビツトが第２の論理値
を有する場合は前記回転されたソースオペランド
の対応ビツトを維持するように、前記回転された
ソースオペランドと前記目的オペランドとを前記
マスクの制御下で組み合わせる手段と、 Ｎビツトの前記組合わせ結果を前記命令によつ
て指定されたレジスタへ戻す手段とから構成し、 前記手段の各々を並行に動作させるようにした
ことを特徴とする。 ［実施例］ (a) PRISMシステム・アーキテクチヤの概要 前述のように、PRISMシステムの中心は
CPUであるが、PRISMシステムはCPUの他
に、主記憶装置、キヤツシユ機構、再配置機構
及びシステムＩ／Ｏを含んでいる（第１図参
照）。キヤツシユ機構はデータ部と命令部に分
かれている。 CPUアーキテクチヤは従来のものに比べて
非常に簡単である。本PRISMシステムの特徴
として、各々の命令はハードウエアにより単一
マシンサイクルで実行される。このような命令
を基本命令という。基本命令は記憶装置アクセ
ス（普通は並行処理される）を除くと、マシン
サイクルを１つしか必要としない。ここで“基
本”という語は、簡単さというよりもむしろ時
間、即ち単一マシンサイクルに関係している。
基本命令自体は単一マシンサイクル内で実行可
能であるが、それに伴う実際の機能は複雑なこ
とがある。 “単一マシンサイクル”という語も幾つかの
定義が可能である。例えば、単一マシンサイク
ルは“継続的に繰返される基本システムクロツ
クの期間であつて、その間に基本システム・オ
ペレーシヨンが遂行されるもの”である。もう
少し別のいい方をすれば、単一マシンサイクル
は“基本クロツク期間に含まれる全てのクロツ
ク・パルスをシステムが１回完全に使用するの
に必要な時間”である。従つて、単一マシンサ
イクル内でCPUの全てのデータフロー機構を
１回使用することができる。 単一マシンサイクルで実行可能な本発明のマ
スク・回転命令は新しく追加された基本命令の
代表的な例であり、これらの命令は以下で詳述
するように多くのデータ再構成状況において相
当量の時間を節約することを可能にするもので
ある。 PRISMシステムのアーキテクチヤ及びその
命令セツトは下記の３つを達成するものであ
る。 (1) 命令当り１サイクルの高速CPUをコンパ
イルに適した命令セツトを用いて定義する。 (2) 記憶階層、Ｉ／Ｏ、再配置及びソフトウエ
アの活動がCPUでの命令実行と並行して行
なわれる。これにより待ち時間が短くなる。 (3) 全てのプログラムをうまくコンパイルでき
るコードを生成する最適化コンパイラを開発
する。 単一マシンサイクルで実行可能であるという
ことに加えて、命令に関する重要なテーマにそ
の規則性がある。これはハードウエアによる実
現を容易にしていた。例えば、全てのオペラン
ドは自分の大きさに合つた境界を持つていなけ
ればならない（半ワードの場合は半ワード境
界、ワードの場合はワード境界）。命令は全て
フルワードであり、従つてその境界もフルワー
ド境界である。 レジスタ名フイールドはシステム／370の４
ビツトに対し、１ビツト増えて５ビツトであ
る。これによりレジスタを32個まで装備でき
る。従つて、PRISMシステムを用いて、例え
ばシステム／370のように16個の汎用レジスタ
を備えた他のアーキテクチヤをエミユレートす
ることができる。システム／370の命令セツト
における基本命令サブセツトを用いて複雑な命
令をエミユレートする場合は、レジスタ名フイ
ールドの長さ（４ビツト）がネツクになる。 更に、命令の長さが４バイトあるので、各命
令の目的レジスタを明示指定することができ、
従つて入力オペランドを壊す必要はない。これ
は一般に“３アドレス”形式と呼ばれている。 PRISMシステムは真の32ビツト・アーキテ
クチヤであり、16ビツト・アーキテクチヤに拡
張レジスタを加えたものではない。アドレスは
32ビツト長であり、算術演算には32ビツトの２
の補数が使用され、論理命令及び桁送り命令な
32ビツトのワードを取扱う。桁送りは31ビツト
まで可能である。 第２Ａ図及び第２Ｂ図に示すように、
PRISMシステムのCPUの主構成要素は、２入
力のALU、２つの入力ポート及び３つの出力
ポートを持つた汎用レジスタ・フアイル（32ビ
ツトのレジスタを32個含む）、ならびに32ビツ
トの条件レジスタを含む条件論理である。条件
レジスタはオペレーシヨンに関する種々の条件
を示すもので、検査及び分岐を可能にする。条
件レジスタの各ビツトの意味は下記の表１のと
おりである。ただし、条件レジスタのビツトの
うち極く僅かなものだけが本発明に従つてマス
ク・回転命令の実行に関係するにすぎない。
【表】
【表】
条件レジスタの各ビツトは命令によつて変更
されない限り、前の値を保つ。 ビツト０（SO）は合計あふれビツトで、次の
あふれビツトが命令によつてセツトされるとき
は常に“１”にセツトされる。除算ステツプに
おける特別の標識としてあふれを使用する場合
は、合計あふれは変更されない。 ビツト１（OV）はあふれビツトで、命令実
行中にあふれが生じたときにセツトされる。あ
ふれビツトは、加算及び減算においてビツト０
からの桁上げとビツト１からの桁上げとが異な
つていると“１”にセツトされ、さもなければ
“０”にセツトされる。これは除算ステツプの
ための専用標識としても使用される。ただし比
較命令によつて変更されることはない。 ビツト２〜６は実行された命令の計算結果
（大小関係）を示す。そのうちビツト２（LT）、
ビツト３（GT）、及びビツト４（EQ）は、２つ
のオペランドを２の補数形式の符号付き整数と
考えてセツトされ、ビツト５（LL）及びビツト
６（LG）は、２つのオペランドを32ビツトの無
符号整数と考えてセツトされる。ビツト２〜６
は比較及び論理命令によつてもセツトされる。
またビツト２〜６はマスク・回転命令によつて
セツトされ、そのマスクまたは回転オペレーシ
ヨンによつて影響されるレジスタの符号及び大
小関係を示す。 ビツト７〜15はいずれも桁上げビツトであ
る。そのうちビツト７（CA）は、加算及び減算
においてビツト０からの桁上げがあると“１”
にセツトされ、さもなければ“０”にセツトさ
れる。これは除算及び乗算命令のための専用標
識としても使用されるが、比較命令によつて変
更されることはない。これに対して、ビツト８
〜14はALUにおける各ニブルの桁上げを示す。
例えばビツト８（C4）はビツト４からの桁上げ
があると“１”にセツトされ、さもなければ
“０”にセツトされる。ビツト９〜14も同様で
ある。これらの桁上げは10進演算で使用され
る。ビツト15（CD）は任意の４ビツト・ニブル
において桁上げが生じると“１”にセツトさ
れ、さもなければ“０”にセツトされる。これ
を利用すれば、10進デイジツトの有効性を検証
することができる。 ビツト16（PZ）は常時ゼロ・ビツトであつ
て、“１”にセツトされることはない。これは、
常時ゼロ・ビツトを参照する分岐命令による無
条件分岐を可能にする。 ビツト17〜25は予約ビツトである。これらは
本実施例では使用されないが、将来の使用に備
えて設けられている。 ビツト26〜29（EC0〜EC3）は外部条件ビツ
トであり、外部条件が有効なときにCPUへの
対応する外部条件入力の値にセツトされる。 ビツト30（BB）は母線使用中ビツトであり、
母線ユニツトが使用中のためにそこで母線オペ
レーシヨンに関する命令を実行できないときに
“１”にセツトされ、さもなければ“０”にセ
ツトされる。 ビツト31（HO）は半ワードあふれビツトで
あり、下位の16ビツトのあふれ状態を示す。こ
れは、加算及び減算においてビツト15及び16の
桁上げが異なつていると“１”にセツトされ、
さもなければ“０”にセツトされる。このビツ
トは比較命令によつて変更されることはない。 前述のように、命令は全て４バイト長であ
り、ワード境界に置かれる。PRISMシステム
では、Ｄ形式、UL形式、Ｍ形式及びＸ形式の
命令が使用される。これらの命令形式を下記の
表２に示す。
されない限り、前の値を保つ。 ビツト０（SO）は合計あふれビツトで、次の
あふれビツトが命令によつてセツトされるとき
は常に“１”にセツトされる。除算ステツプに
おける特別の標識としてあふれを使用する場合
は、合計あふれは変更されない。 ビツト１（OV）はあふれビツトで、命令実
行中にあふれが生じたときにセツトされる。あ
ふれビツトは、加算及び減算においてビツト０
からの桁上げとビツト１からの桁上げとが異な
つていると“１”にセツトされ、さもなければ
“０”にセツトされる。これは除算ステツプの
ための専用標識としても使用される。ただし比
較命令によつて変更されることはない。 ビツト２〜６は実行された命令の計算結果
（大小関係）を示す。そのうちビツト２（LT）、
ビツト３（GT）、及びビツト４（EQ）は、２つ
のオペランドを２の補数形式の符号付き整数と
考えてセツトされ、ビツト５（LL）及びビツト
６（LG）は、２つのオペランドを32ビツトの無
符号整数と考えてセツトされる。ビツト２〜６
は比較及び論理命令によつてもセツトされる。
またビツト２〜６はマスク・回転命令によつて
セツトされ、そのマスクまたは回転オペレーシ
ヨンによつて影響されるレジスタの符号及び大
小関係を示す。 ビツト７〜15はいずれも桁上げビツトであ
る。そのうちビツト７（CA）は、加算及び減算
においてビツト０からの桁上げがあると“１”
にセツトされ、さもなければ“０”にセツトさ
れる。これは除算及び乗算命令のための専用標
識としても使用されるが、比較命令によつて変
更されることはない。これに対して、ビツト８
〜14はALUにおける各ニブルの桁上げを示す。
例えばビツト８（C4）はビツト４からの桁上げ
があると“１”にセツトされ、さもなければ
“０”にセツトされる。ビツト９〜14も同様で
ある。これらの桁上げは10進演算で使用され
る。ビツト15（CD）は任意の４ビツト・ニブル
において桁上げが生じると“１”にセツトさ
れ、さもなければ“０”にセツトされる。これ
を利用すれば、10進デイジツトの有効性を検証
することができる。 ビツト16（PZ）は常時ゼロ・ビツトであつ
て、“１”にセツトされることはない。これは、
常時ゼロ・ビツトを参照する分岐命令による無
条件分岐を可能にする。 ビツト17〜25は予約ビツトである。これらは
本実施例では使用されないが、将来の使用に備
えて設けられている。 ビツト26〜29（EC0〜EC3）は外部条件ビツ
トであり、外部条件が有効なときにCPUへの
対応する外部条件入力の値にセツトされる。 ビツト30（BB）は母線使用中ビツトであり、
母線ユニツトが使用中のためにそこで母線オペ
レーシヨンに関する命令を実行できないときに
“１”にセツトされ、さもなければ“０”にセ
ツトされる。 ビツト31（HO）は半ワードあふれビツトで
あり、下位の16ビツトのあふれ状態を示す。こ
れは、加算及び減算においてビツト15及び16の
桁上げが異なつていると“１”にセツトされ、
さもなければ“０”にセツトされる。このビツ
トは比較命令によつて変更されることはない。 前述のように、命令は全て４バイト長であ
り、ワード境界に置かれる。PRISMシステム
では、Ｄ形式、UL形式、Ｍ形式及びＸ形式の
命令が使用される。これらの命令形式を下記の
表２に示す。
【表】
命令中の各フイールドの意味は次のとおりで
ある。 OPCD（０〜５）：命令のOPコード。 RT（６〜10）：命令の実行結果を受取る目的レ
ジスタの名前。 RS（６〜10）：命令実行のためのソース・レジ
スタの名前。 RA（11〜15）：第１オペランド・レジスタ、ま
たは回転命令の場合は目的レジスタとして使
用されるレジスタの名前。 RB（16〜20）：第２オペランド・レジスタの名
前。 BI（６〜10）：レジスタ・ビツトまたはトラツ
プ・マスクを指定する即値フイールド。 SH（16〜20）：桁送り量を指定する即値フイー
ルド。 Ｄ（16〜31）：16ビツトの符号付き整数を２の補
数形式で指定する即値フイールド。拡張のた
め32ビツトの長さを持つた別のフイールドと
組合わせて使用することができる。 MASK（21〜31）：“０”によつて囲まれた
“１”のサブストリングまたは“１”によつ
て囲まれた“０”のサブストリングから成る
32ビツトのマスクを指定する即値フイール
ド。ビツト21が“０”であれば前者のサブス
トリングが指定され、“１”であれば後者の
サブストリングが指定される。ビツト22〜26
はサブストリングの左端ビツトへのインデツ
クス、ビツト27〜31はサブストリングの右端
ビツトへのインデツクスである。
“10000011111”のマスクフイールドは全て
“０”のマスクを発生し、“00000011111”の
マスクフイールドは全て“１”のマスクを発
生する。 EO（21〜31）：拡張OPコード。 (B) マスク・回転命令の命令セツトとこれを実行
する機構の説明 これから説明する豊富な命令セツト（単一マ
シンサイクルで実行できるマスク・回転命令）
によりPRISMシステムのアーキテクチヤを一
層強力なものにできる。これらの命令セツト
は、ビツト桁送り機能、バイト境界合せ機能、
組合せ機能、及び挿入機能を高速かく効率よく
遂行する手段を提供するためだけでなく、
IBMシステム／370の桁送り命令、移動命令、
及び種々の記憶域間命令をエミユレートできる
強力な基本命令セツトを提供するものである。 単一マシンサイクルで実行できる以下の全て
の機能は後で説明するハードウエアによつて使
用可能となる。所与のレジスタの内容は最高31
個までの位置を循環桁送りできる（桁送りの量
は即値フイールドまたは別のレジスタで指定さ
れる）。マスク（即値フイールドまたは別のレ
ジスタで指定される）を用いて、桁送りされた
ワードは、全ゼロとの組合せ（即ちフイールド
の分離）、他のレジスタとの組合せ、または前
の桁送り結果との組合せ（すなわち長桁送り）
ができる。こうして組み合わされた結果は他の
レジスタまたは主記憶装置へ戻すことができる
（即ち文字ストリングの移動）。この最後の機能
によつて、境界の合つていないソース文字スト
リング及び目的文字ストリングの移動を、１マ
シンサイクル当り２文字ストリングの速度で実
行できる。 ［マスク使用回転命令］ プロセツサは汎用レジスタからのデータに対し
回転オペレーシヨンを遂行し、その結果又は結果
の一部を、汎用レジスタ又は主記憶装置へ戻す。
回転オペレーシヨンは指定されたビツト数の左移
動を行なうものである。ビツト位置０から出たピ
ツトはビツト位置３１へ入る（即ち循環桁送り）。 マスク使用回転命令はその命令の完了時に、レ
ジスタRAの値に基づいて条件レジスタCRのビ
ツトをセツトする。条件レジスタCRは、あたか
もレジスタRAと値０との比較が遂行されたかの
ようにしてセツトされる。 マスク使用回転命令の結果は付与されるマスク
の制御の下でレジスタへ挿入されるか、またはマ
スクとの論理積（AND）がとられてからレジス
タへロードされる。このオペレーシヨンは、本実
施例では、全ゼロのストリングを組み合わせる
（挿入する）ことによつて行なわれる。 挿入を伴う回転の場合は、回転オペレーシヨン
の結果は、付与されるマスクの制御の下でレジス
タRAに置かれる。もし所与のマスクビツトが１
であれば、回転されたデータの関連するビツト
（０または１）がレジスタRAに置かれる。一方、
このマスクビツトが０であれば、レジスタRAの
関連するビツト（０または１）は変更されず元の
ままである。 これらの左回転命令は、（32−Ｎ）ビツトの左
回転をすることにより実質的に左回転命令にでき
る。この場合、Ｎが右回転の桁送り数である。 即値回転・マスク挿入（RIMI RS、RA、SH、
MASK）、Ｍ形式 レジスタRSの内容がSH位置分だけ左へ回転さ
れる。回転されたデータは、生成されたマスクの
制御の下で、レジスタRAに挿入される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 回転・マスク挿入（RMI、RS、RA、RB、
MASK）、Ｍ形式 レジスタRSの内容がレジスタRBのビツト27〜
31で指定される位置数分だけ左へ回転される。回
転されたデータは、生成されたマスクの制御の下
で、レジスタRAに挿入される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 即値回転・マスクAND（RINM RS、RA、
SH、MASK）、Ｍ形式 レジスタRSの内容がSH位置分だけ左へ回転さ
れる。回転されたデータは生成されたマスクと論
理積（AND）がとられ、その結果がレジスタ
RAに置かれる。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 回転・マスクAND（RNM RS、RA、RB、
MASK）、Ｍ形式 レジスタRSの内容がレジスタRBのビツト27〜
31で指定される位置数分だけ左へ回転される。回
転されたデータは生成されたマスクと論理積
（AND）がとられ、その結果がレジスタRAに置
かれる。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 ［ビツト回転命令］ 右回転・ビツト挿入（RRIB RS、RA、RB）、
Ｘ形式 レジスタRSのビツト０がレジスタRBのビツト
27〜31で指定される量だけ右へ回転される。この
ビツト０は次にレジスタRAへ挿入される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 ［桁送り命令］ このグループの命令は左への桁送り及び右への
桁送りを論理的に遂行する。各命令の結果はそれ
ぞれ生成されたマスクの制御の下でレジスタRA
に置かれる。マスクビツトが１のところは、回転
されたワードの関連するビツトがレジスタRAに
置かれる。一方、マスクビツトが０のところは、
レジスタMQ、32個０から成るワード、または32
個の符号ビツトの関連ビツトがレジスタRAに置
かれる。 桁送り命令はその命令の完了時に、レジスタ
RAの値に基づいて条件レジスタCRのビツトを
セツトする。条件レジスタCRは、あたかもレジ
スタRAと値０との比較が遂行されたかのように
してセツトされる。 左桁送り（SL RS、RA、RB） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる桁送り量である）。レジスタRBのビツト26
が０の場合は、（32−Ｎ）個の１の後にＮ個の０
が続くマスクが生成される。一方、レジスタRB
のビツト26が１の場合は、全て０のマスクが生成
される。回転されたワードと生成されたマスクと
の論理積（AND）がとられ、それがレジスタ
RAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 MQ使用即値左桁送り（SLIQ RS、RA、SH） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはSHで指定される桁送り量である）。
（32−Ｎ）個の１の後にＮ個の０が続くマスクが
生成される。回転されたワードはレジスタMQに
記憶される。回転されたワードと生成されたマス
クとの論理積（AND）がとられ、それがレジス
タRAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 MQ使用左桁送り（SLQ RS、RA、RB） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる桁送り量である）。回転されたワードはレジ
スタMQに記憶される。レジスタRBのビツト26
が０の場合は、（32−Ｎ）個の１の後にＮ個の０
が続くマスクが生成される。レジスタRBのビツ
ト26が１の場合は全て０のマスクが生成される。
回転されたワードと生成されたマスクとの論理績
（AND）がとられそれがレジスタRAに記憶され
る。 条件コード： LT、EQ、GT及びLGがセツトされ、LLが０
にセツトされる。 MQ使用即値長左桁送り（LSLIQ RS、RA、
SH） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはSHで指定される桁送り量である）。
（32−Ｎ）個の１の後のＮ個の０が続くマスクが
生成される。回転されたワードは生成されたマス
クの制御の下でレジスタMQの前の内容と組み合
せられる（マスクビツトが１のところは回転され
たワードのビツトが使用され、マスクビツトが０
のところはレジスタMQの前の内容のビツトが使
用される）。組み合せられたワードはレジスタ
RAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 MQ使用長左桁送り（LSLQ RS、RA、RB） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる桁送り量である）。回転されたワードはレジ
スタMQに記憶される。レジスタRBのビツト26
が０の場合は、（32−Ｎ）個の１の後にＮ個の０
が続くマスクが生成される。回転されたワードは
生成されたマスクの制御の下でレジスタMQの前
の内容と組み合わせられる（マスクビツトが１の
ところは回転されたワードのビツトが使用され、
マスクビツトが０のところはレジスタMQの前の
内容のビツトが使用される）。レジスタRBのビ
ツト26が１の場合は（32−Ｎ）個の１の後にＮ個
の１が続くマスクが生成される。回転されたワー
ドの代わりに全て０のワードが使用される。組み
合わされたワードはレジスタRAに記憶される。 条件コード： LT、EQ、GT、及びLGはセツトされ、LLが
０にセツトされる。 右桁送り（SR RS、RA、RB） レジスタRBの内容は（32−Ｎ）ビツトだけ左
に回転される（ＮはレジスタRBのビツト27〜31
で指定される桁送り量である）。レジスタRBの
ビツト26が０の場合はＮ個の０の後に（32−Ｎ）
個の１が続くマスクが生成される。レジスタRB
のビツト26が１の場合は全て０のマスクが生成さ
れる。回転されたワードと生成されたマスクとの
論理積（AND）がとられそれがレジスタRAに
記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 MQ使用即値右桁送り（SRIQ RS、RA、SH） レジスタRSの内容が（32−Ｎ）ビツトだけ左
に回転される（ＮはSHで指定される桁送り量で
ある）。回転されたワードはレジスタMQに記憶
される。Ｎ個の０の後に（32−Ｎ）個の１が続く
マスクが生成される。回転されたワードと生成さ
れたマスクとの論理積（AND）がとられそれが
レジスタRAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされLLが０
にセツトされる。 MQ使用右桁送り（SRQ RS、RA、RB） レジスタRSの内容が（32−Ｎ）ビツトだけ左
に回転される（ＮはレジスタRBのビツト27〜31
で指定される桁送り量である）。回転されたワー
ドはレジスタMQに記憶される。レジスタRBの
ビツト26が０の場合はＮ個の０の後に（32−Ｎ）
個の１が続くマスクが生成される。レジスタRB
のビツト26が１の場合は全て０のマスクが生成さ
れる。回転されたワードと生成されたマスクとの
論理積（AND）がとられそれがレジスタRAに
記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０セツトされる。 MQ使用即値長右桁送り（LSRIQ RS、RA、
SH） レジスタRSの内容が（32−Ｎ）ビツトだけ左
に回転される（ＮはSHで指定される桁送り量で
ある）。回転されたワードはレジスタMQに記憶
される。Ｎ個の０の後に（32−Ｎ）個の１が続く
マスクが生成される。回転されたワードは生成さ
れたマスクの制御の下でレジスタMQの前の内容
と組み合わされる（マスクビツトが１のところは
回転されたワードのビツトが使用され、マスクビ
ツトが０のところはレジスタMQの前の内容のビ
ツトが使用される）。組み合わされたワードはレ
ジスタRAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 長右桁送り（LSRQ RS、RA、RB） レジスタRSの内容が（32−Ｎ）ビツトだけ左
に回転される（ＮはレジスタRBのビツト27〜31
で指定される桁送り量である）。回転されたワー
ドはレジスタMQに記憶される。レジスタRBの
ビツト26が０の場合はＮ個の０の後に（32−Ｎ）
個の１が続くマスクが生成される。回転されたワ
ードは生成されたマスクの制御の下でレジスタ
MQの前の内容と組み合わせられる（マスクビツ
トが１のところは回転されたワードのビツトが使
用され、マスクビツトが０のところはレジスタ
MQの前の内容のビツトが使用される）。レジス
タRBのビツト26が１の場合はＮ個の１の後に
（32−Ｎ）個の０が続くマスクが生成される。回
転されたワードの代わりに全て０のワードが使用
される。組み合わされたワードはレジスタRAに
記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 代数的即値右桁送り（SRAI RS、RA、SH） レジスタRSの内容は（32−Ｎ）ビツトだけ左
に回転される（ＮはSHで指定される桁送り量で
ある）。Ｎ個の０の後に（32−Ｎ）個の１が続く
マスクが生成される。回転されたワードは生成さ
れたマスクの制御の下でレジスタRSの32個の符
号ビツトから成るワードと組み合わせられる（マ
スクビツトが０のところは関連する符号ビツトが
使用される）。組み合わされたワードはレジスタ
RAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 代数的右桁送り（SRA RS、RA、RB） レジスタRSの内容は（32−Ｎ）ビツトだけ左
に回転される（ＮはレジスタRBのビツト27〜31
で指定されるシフト量である）。レジスタRBの
ビツト26が０の場合はＮ個の０の後に（32−Ｎ）
個の１が続くマスクが生成される。レジスタRB
のビツト26が１の場合は全て０のマスクが生成さ
れる。回転されたワードは生成されたマスクの制
御の下でレジスタRSの32個の符号ビツトから成
るワードと組み合わせられる（マスクビツトが０
のところは符号ビツトが使用される）。組み合わ
されたワードはレジスタRAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 MQ使用代数的右桁送り（SRAQ RS、RA、
RB） レジスタRSの内容は（32−Ｎ）ビツトだけ左
に回転される（レジスタRBのビツト27〜31で指
定される桁送り量である）。Ｎ個の０の後に（32
−Ｎ）個の１が続くマスクが生成される。レジス
タRBのビツト26が１の場合は全て０のマスクが
生成される。回転されたワードはレジスタMQに
記憶される。回転されたワードは生成されたマス
クの制御の下でレジスタRSの32個の符号ビツト
から成るワードと組み合わされる（マスクビツト
が０のところは符号ビツトが使用される）。組み
合わされたワードはレジスタRAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 MQ使用代数的右桁送り（SRAQ RS、RA、
RB） レジスタRSの内容は（32−Ｎ）ビツトだけ左
に回転される（レジスタRBのビツト27〜31で指
定される桁送り量である）。Ｎ個の０の後に（32
−Ｎ）個の１が続くマスクが生成される。レジス
タRBのビツト26が１の場合は全て０のマスクが
生成される。回転されたワードはレジスタMQに
記憶される。回転されたワードは生成されたマス
クの制御の下でレジスタRSの32個の符号ビツト
から成るワードと組み合わされる（マスクビツト
が０のところは符号ビツトが使用される）。組み
合わされたワードはレジスタRAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 MQ使用代数的即値右桁送り（SRAIQ RS、
RA、SH） レジスタRSの内容は（32−Ｎ）ビツトだけ左
に回転される（ＮはSHで指定される桁送り量で
ある）。Ｎ個の０の後に（32−Ｎ）個の１が続く
マスクが生成される。回転されたワードはレジス
タMQに記憶される。回転されたワードは生成さ
れたマスクの制御の下でレジスタRSの32個の符
号ビツトから成るワードと組み合わされる（マス
クビツトが０のところは符号ビツトが使用され
る）。組み合わされたワードはレジスタRAに記
憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 ［回転・記憶命令］ 回転・記憶命令を用いれば、データをソースフ
イールドから目的フイールドへ移動できる。これ
らのフイールドはどんなアドレスのところからで
も開始できる。 各命令の結果は生成されたマスクの制御の下で
主記憶装置に置かれる。マスクビツトが１である
場合、回転されたワードの関連ビツトが主記憶装
置に置かれる。マスクビツトが０である場合は、
レジスタMQからの関連ビツトが主記憶装置に置
かれる。 右回転・更新記憶（RRSU RS、RA、RB） レジスタRSの内容はＮビツトだけ右に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる量である）。回転されたワードはレジスタ
MQに記憶される。Ｎ個の０の後に（32−Ｎ）個
の１が続くマスクが生成される。回転されたワー
ドは生成されたマスクの制御の下でレジスタMQ
の前の内容と組み合わせられる。組み合わせされ
たワードはRA＋４で指定される場所で記憶され
る。RA＋４の値は、さらにレジスタRAに戻さ
れる。 この場合は設定すべき条件コードはない。 右回転・右マーク記憶（RRSRM RS、RA、
RB） レジスタRSの内容はＮビツトだけ右に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる量である）。回転されたワードはレジスタ
MQに記憶される。Ｎ個の０の後に（32−Ｎ）個
の１が続くマスクが生成される。回転されたワー
ドは生成されたマスクの制御の下でレジスタMQ
の前の内容と組み合わせられる。組み合わされた
ワードは、下記の表に従つて生成されるバイトマ
ークを有するレジスタRAで指定される場所に記
憶される。 RA（30：31） マーク 00 1111 01 0111 10 0011 11 0001 マーク中の０は、主記憶装置中の対応するバイ
トが変更されないことを意味し、マーク中の１
は、組み合わされたワードからの対応するバイト
が主記憶装置に置かれることを意味する。 この場合は設定すべき条件コードはない。 右回転・左マーク記憶（RRSLM RS、RA、
RB） レジスタRSの内容はＮビツトだけ右に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる量である）。回転されたワードはレジスタ
MQに記憶される。Ｎ個の０の後に（32−Ｎ）個
の１が続くマスクが生成される。回転されたワー
ドは生成されたマスクの制御の下でレジスタMQ
の前の内容と組み合わされる。組み合わされたワ
ードは、下記の表に従つて生成されるバイトマー
クを有するレジスタRAで指定される場所に記憶
される。 RA（30：31） マーク 00 1000 01 1100 10 1110 11 1111 マーク中の０は、主記憶装置中の対応するバイ
トが変更されないことを意味し、マーク中の１
は、組み合わされたワードからの対応するバイト
が主記憶装置に置かれることを意味する。 この場合は設定すべき条件コードはない。 左回転・更新記憶（RLSU RS、RA、RB） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる量である）。回転されたワードはレジスタ
MQに記憶される。（32−Ｎ）個の１の後にＮ個
の０が続くマスクが生成される。回転されたワー
ドは生成されたマスクの制御の下でレジスタMQ
の前の内容と組み合わされる。組み合わされたワ
ードはRA−４で指定される場所に記憶される。
RA中のアドレスは４だけ減分されてレジスタ
RAに戻される。 この場合は設定すべき条件コードはない。 左回転・右マーク記憶（RLSRM RS、RA、
RB） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる量である）。（32−Ｎ）個の１の後にＮ個の０
が続くマスクが生成される。回転されたワードは
生成されたマスクの制御の下でレジスタMQの前
の内容と組み合わせられる。組み合わせられたワ
ードは、下記の表に従つて生成されるバイトマー
クを有するレジスタRAで指定される場所に記憶
される。 RA（30：31） マーク 00 1111 01 0111 10 0011 11 0001 マーク中の０は、主記憶装置中の対応するバイ
トが変更されないことを意味し、マーク中の１は
組み合わされたワードからの対応するバイトが主
記憶装置に置かれることを意味する。 この場合は設定すべき条件コードはない。 左回転・左マーク記憶（RLSLM RS、RA、
RB） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる量である）。回転されたワードはレジスタ
MQに記憶される。（32−Ｎ）個の１の後にＮ個
の０が続くマスクが生成される。回転されたワー
ドは生成されたマスクの制御の下でレジスタMQ
の前の内容と組み合わせられる。組み合わせられ
たワードは、下記の表に従つて生成されるバイト
マークを有するレジスタRAで指定される場所に
記憶される。 RA（30：31） マーク 00 1000 01 1100 10 1110 11 1111 マークの中０は、主記憶装置中の対応するバイ
トが変更されないことを意味し、マーク中の１
は、組み合わされたワードからの対応するバイト
が主記憶装置に置かれることを意味する。 この場合は設定すべき条件コードはない。 以上に説明した命令は全て特別なものであり、
データ・フイールドにせよアドレス・フイールド
にせよ全ての命令フイールドは厳密に指定されな
ければならない。コンパイラまたはプラグラマが
これらの基本命令を適切に使用するには、シフテ
ムアーキテクチヤに関する詳細な知識が必要であ
る。もちろん、これはどんな命令セツトについて
もいえることであるので、当業者には本発明を容
易に理解することができるであろう。 マスク・回転命令の用途及び利点 PRISMシステムの前記命令セツト（以下では
PRISM命令ともいう）は、レジスタの内容を指
定された量だけ回転し、マスクの制御の下で別の
ソースのビツトと回転されたワードとを組み合わ
せて、その結果を目的の場所へ挿入する。あるい
は、回転された（ただし変更はされない）ワード
を特別のレジスタに記憶し、それを、次に実行す
べきマスク・回転命令の結果と組み合わすことも
できる。共通の計算タスクにおいて、これらの命
令は広範囲に適用できる。以下では、PRISM命
令システム／370命令を例にとつて、マスク・回
転命令があれば計算タスクがいかに簡単でしかも
短くなるかということを対比的に説明する。マス
ク・回転命令はかなり複雑な機能を遂行するとい
うことを強調しておく；マスク・回転命令は現在
の技術水準における回路を用いても単一マシンサ
イクルで実現できるという意味において“基本
的”である。 よく知られたタスクに、レジスタ内のフイール
ドを分離し、それを適切に境界合わせし、さらに
計算を行なうというものがある。たとえば、浮動
小数計算をシミユレートする場合、ワードのビツ
ト１〜７（指標部）を分離し、それを正規化桁送
り量として用いるためにレジスタの右端から２ビ
ツトの位置に置かねばならない。RPISM命令な
らば、これは以下のように達成される。 RINM Ｐ、Ｘ、10、‘000001FC'X この命令はＸの内容を10ビツトだけ左へ回転
し、それとマスク‘000001FC'との論理積
（AND）をとり、その結果をレジスタＰに記憶す
る（必要ならばＰとＸは同じレジスタでもよい）。
これをシステム／370命令で達成しようとすると、
以下のようになる。 SLL Ｘ、１ 左側の不要ビツトを除去 SRL Ｘ、25 右側の不要ビツトを除去 SLL Ｘ、２ 指標部を右端から２ビツトの位
置に置く。 この場合、Ｘの内容を壊すことなく結果を別
のレジスタへ記憶するときは、このシーケンス
にさらにもう１つ命令が必要である。 次にこれと逆の問題、すなわち、或るレジス
タに或るフイールドを挿入する場合を考えてみ
よう。例として、レジスタＸのビツト23〜29を
レジスタＲのビツト１〜７へ、レジスタＲの他
のビツトを壊すことなく、コピーすることを考
える。PRISM命令ならば、これは以下のよう
に達成される。 RIMI Ｒ、Ｘ、22、‘7F000000'X この命令はレジスタＸの内容を左に22ビツト
だけ回転し、回転されたワードのうち、マスク
ビツトが１のところのビツトを全てレジスタＲ
へコピーする。これをシステム／370の命令又
は他の機械で達成しようとすると以下のように
なる。 Ｎ Ｘ、＝Ｘ‘000001FC' 保管すべきビツトの分離 Ｎ Ｒ、＝Ｘ‘80FFFFFF' 置換されるゼロビツト SLL Ｘ、22 ワードの整列 OR Ｒ、Ｘ このシーケンスはレジスタＸの内容を破壊し
てしまうが、PRISM命令の場合、レジスタＲ
は元のままである。 複数のレジスタにおよぶ長いフイールドを桁
送りする場合、RPISM命令ならばこれが簡単
にできる。ここでは、レジスタ２，３，４、及
び５から成る128ビツトのフイールドを右へ７
ビツトだけ桁送りする場合を考える。PRISM
命令ならば、これは以下のように達成できる。 SQIQ ２、２、７ 上位ワードの桁送り。食み出たビツトはMQ
へ。 LSRIQ ３、３、７ 次の位のワードの桁送り。食み出たビツトは
MQから得る。 LSRIQ ４、４、７ LSRIQ ５、５、７ 初めのSRIQ命令はレジスタ２を７ビツトだ
け右へ桁送りして、回転されたワードをレジス
タMQに保管し、回転されたワードの下位25ビ
ツトをレジスタ２に記憶し、上位７ビツトに０
を埋める。残りのそれぞれの命令は、次のレジ
スタを７ビツトだけ回転させる。レジスタMQ
の上位７ビツト及び回転されたワードの下位25
ビツトを当該レジスタへ記憶し、回転されたワ
ードをレジスタMQへ記憶する。 IBMシステム／370においてレジスタの桁送
り（倍）は非常に有益なものであるが、レジス
タ３からレジスタ４へ移動するビツトを獲得す
る場合は、余分に３つの命令が必要である。 OR ０、３ レジスタ３からレジスタ４へ移動するビツト
を獲得する。 SLL ０、25 SRLL ２、７ レジスタ２及びレジスタ３を共に７ビツトだ
け桁送りする。 SRLL ４、７ レジスタ４及びレジスタ５を共に７ビツトだ
け桁送りする。 OR ４、０ レジスタ０の右端４ビツトをレジスタ４へ移
動する。 比較例の最後として、レジスタRAの内容で
示されるバイトのところから始まるフイールド
を、レジスタRBで示されるバイトのところか
ら始まるフイールドへ移動する際、レジスタ
RCの下位５ビツトで指定されるビツト数だけ
右に桁送りする場合を考える。この場合におい
て、レジスタRDは、移動すべきフイールドを
越えたところの最初のバイトのアドレスを含む
ものとする。PRISM命令の場合は以下のよう
になる。 AI RA、RA、−４ アドレス指定の更新形式を用いるためのセ
ツトアツプ AI RB、RB、−４ アドレス指定の更新形式を用いるためのセ
ツトアツプ AI RD、RD、−４ アドレス指定の更新形式を用いるためのセ
ツトアツプ LI RT、０ レジスタMQのセツトアツプ MTMQ MT LOOP LU、RA、RA、４ 有効アドレス＞RA、メモリワードをRT
へ RRSU RT、RB、RC 桁送り、MQとの組合せ、記憶、インデツ
クス更新 Ｃ RA、RD BL LOOP 主ループでLU命令が、レジスタRAの内容
＋４として有効アドレスを計算する。有効アド
レスはRAに記憶され、RAでアドレス指定さ
れるメモリワードがRTに記憶される。RRSU
命令は、このジヨブの中の困難な部分を遂行す
る。レジスタRTの内容はレジスタRCで指定
されるビツト数だけ右に回転され、有効アドレ
スはRAの内容に４を加えることによつて計算
される。レジスタRAの（新しい）有効アドレ
スのところに記憶されるべきワードは、MQの
上位ｎビツト及び回転されたワードの下位（32
−ｎ）ビツトで構成される。ｎは回転されたワ
ードの右への桁送りビツト数である。最後に、
回転されたワードがMQに記憶される。最後の
２つの命令は単にループを閉じるためのもので
ある。 以上をIBMシステム／370の命令で達成しよ
うとすれば、次のようになる。 LA RE、０ 偶数レジスタの幾つかをゼロに初期設定す
る。 LA RA＋１、４ BXL命令のためのセツトアツプ LOOP Ｌ RE＋１、０（RA） メモリワードをロードする。 LR RT、RE＋１ メモリワードのコピーを保管する。 LRS RE、０（RC） ワードの桁送り、偶数レジスタの上位ビツ
トの桁送り。 ST RE＋１、０（RB） 桁送りされたワードの記憶 LR RE、RT 次のサイクルのための上位ビツトをREへ
移動する。 AR RB、RA＋１ 次のワードを記憶すべきアドレスを更新す
る。 BXLE LOOP、RA、RC IBMシステム／370の内部ループのシーケン
スは７命令要するが、PRISM命令のシーケン
スならば、このシーケンスは４命令でよい。し
かも、IBMシステム／370の場合、BXLEでル
ープを閉じるために偶数レジスタにはRAフイ
ールドが必要であり（そうでないときはシーケ
ンスはさらに２つの命令が必要であろう）、
IBMシステム／370の64ビツト・シフタを利用
するには、さらにREも偶数であることが必要
である。 単一のサイクルで実行できるマスク・回転命
令の威力と融通性は以上の比較により明らかで
ある。これらは、最近の回路技術を用いて単一
のマシンサイクルで実現できるという意味から
いえば、“基本的”であるが、その機能的な能
力は非常に強力である。 (C) ハードウエア 代表的なPRISMシステムの構成を第１図に
示す。システムの内部母線１０には、CPU１
２、複数の母線ユニツト１４，１６（浮動小数
点ユニツトなど）、命令キヤツシユ機構１８、
データ・キヤツシユ機構２０、及びシステム母
線ユニツト２２が接続されている。キヤツシユ
機構１８，２０はいずれもキヤツシユ、デイレ
クトリ及び変換索引緩衝機構（TLB）を含ん
でいる。システム母線ユニツト２２は主として
Ｉ／Ｏオペレーシヨンを制御するもので、主記
憶装置２４にも接続されている主記憶装置２４
と命令キヤツシユ機構１８及びデータ・キヤツ
シユ機構２０との間だけ命令及びデータが別々
にやりとりされる。CPU１２は命令母線２６
を介して命令キヤツシユ機構１８から命令を取
出す。 第２Ａ図及び第２Ｂ図はCPU１２の内部構
成を示したものである。主要構成要素の１つで
ある汎用レジスタ・フアイル３０は32個の汎用
レジスタを含んでいる。汎用レジスタ・フアイ
ル３０の２つの入力RA及びRT並びに３つの
出力RA、RB及びRSはいずれも命令によつて
指定されるオペラントを示す。汎用レジスタ・
フアイル３０のアドレス指定は、命令レジスタ
３２にロードされた命令の各種レジスタ・フイ
ールドによつてなされる。命令レジスタ３２の
ボツクス内及びその下側に示されている記号の
意味については表２のところを参照されたい。 命令は命令アドレスレジスタ（IAR）３４に
より命令キヤツシユ機構１８から取出される。
IAR３４は極く普通のもので、プログラムの開
始時に初期設定され、プログラムの進行につれ
て順次に増分されたり、分岐アドレスをロード
されたりする。表２に示したように、命令は32
ビツト（４バイト）であるから、IAR34の増分
単位は４である。ボツクス３６は次命令アドレ
スを含む。 汎用レジスタ・フアイル３０、命令レジスタ
３２及びIAR３４の選択された内容はマルチプ
レクサ３８及び４０を通つてALU４２へ供給
される。マルチプレクサ３８は命令アドレスま
たは指定されたレジスタRAの内容を通し、マ
ルチプレクサ４０は即値オペランドＤ又は指定
されたレジスタRBの内容を通す。AXU４２の
演算結果は出力バツフア・レジスタ４４にロー
ドされたり、IAR３４、条件レジスタを含む条
件論理50、またはデータ・キヤツシユ機構２０
へアドレスを送るためのアドレスゲート５４へ
直接供給されたりする。 ALU４２の演算結果を汎用レジスタ・フア
イル３０に書戻す場合は、命令がレジスタRA
及びRTのいずれを指定しているかに応じて、
出力バツフア・レジスタ４４の内容がマルチプ
レクサ４６または４８を通つて汎用レジスタ・
フイアル３０へ転送される。 分岐／トラツプ検査論理５２は、命令のBI
フイールド、条件レジスタ及び指定されたレジ
スタRAの内容に応じて、分岐又はトラツプを
行なうべきか否かを検査する。前述のように、
変更前の条件レジスタの内容が特定の汎用レジ
スタに保管されているときに、その中に特定の
ビツト（例えばEQビツト）の値に応じて分岐
するか否かを決めるような場合にこの分岐／ト
ラツプ検査論理５２が使用される。その場合、
条件レジスタの内容を保管している汎用レジス
タは分岐命令中のRAフイールドにより指定さ
れ、分岐条件となるビツトは５ビツトのBIフ
イールドにより指定される。 内部レジスタＲ２及び拡張用レジスタMQを
含む本発明に係るマスク・回転論理５６は、要
約すれば、指定されたレジスタの内容を指定さ
れた量（最高31ビツト）だけ回転（循環桁送
り）するものである。回転された内容はマスク
の制御のもとに、他のレジスタの内容又は全ゼ
ロ等の特別のワードと組合されたり、32ビツト
長のMQレジスタに保持されている前の回転結
果と組合されたりする。これは通常の桁送りだ
けでなく、例えば10進数のパツク及びアンパツ
ク、浮動小数点演算の場合の事前桁送り及び正
規化などを行なうときに使用できる。マスク回
転論理５６の出力はマルチプレクサ４６（Ｒ
２）又は４８（MQ）を通つて汎用レジスタ・
フアイル３０へ転送されるか、あるいは出力ゲ
ート５５を通つてデータ・キヤツシユ機構２０
へ転送される。 MQレジスタはマスク・回転操作で使用され
る他に、乗算及び除算の如き算術演算において
32ビツトよりも長いデータが生成された時にあ
ふれ分を記憶するのにも使用される。 データ・キヤツシユ機構２０から取出された
データは、入力ゲート５８及びマルチプレクサ
４８を通つて汎用レジスタ・フアイル３０へ転
送される。 次に、第３図を説明する前に、このハードウ
エア機構全体の構成及びオペレーシヨンについ
て概説する。 PRISMアーキテクチヤにおいては、マス
ク・回転論理５６はALU４２と並列に走行す
る。ALU４２が汎用レジスタ・フアイル３０
の最初の２つのオペランドを操作する間、マス
ク・回転論理５６は第３のオペランドを操作す
る。その出力をALU４２で計算された主記憶
装置アドレスへ送つたり、或いは汎用レジス
タ・フアイル３０へ送り返すこともできる。 マスク・回転論理５６の主要部は回転部６０
（第３図、後出）である。回転部６０は２ない
し５の論理レベルを用いて32ビツトの入力オペ
ランドを任意のビツト位置数だけ回転できる。
回転部６０の動作と並列して、その出力のフイ
ールドをブランクにする為にマスクが生成され
る。桁送り命令の場合は、このマスクを用い
て、オペランドフイールド外から０を送り込
む。回転命令の場合は、その命令で特定のマス
クが直接に指定される。マスクの生成も２乃至
５の論理レベルで遂行できる。 又、回転部６０の動作と並行して、４つの入
力のうちの１つから挿入オペランドが生成され
る。４つの入力とは、(1)汎用レジスタ・フアイ
ル３０からの第１オペランド、(2)レジスタMQ
の内容、(3)汎用レジスタ・フアイル３０の第３
オペランドの符号ビツトから成るワード、(4)全
ゼロのワード、である。この操作は１又は２の
論理レベルの多重化で達成される。 最後の段階は挿入／組合せ段階である。マス
クが１のところのビツト位置には回転されたワ
ードの対応ビツトが使用され、マスクが０のと
ころのビツト位置には挿入されたワードのビツ
トが使用される。 マスク・回転論理５６全体のハードウエアの
設計要件は、マスク・回転論理５６の各種構成
要素の主要な経路をALU４２のものと等しく
する事である。従つて、これまでに説明した命
令は、他のPRISM命令の場合と全く同様に、
単一マシンサイクルで実行できる。 マスク・回転論理５６の詳細を第３図に示
す。汎用レジスタフアイル３０からマスク・回
転論理５６への主な入力はRA、RB、及びRS
である。この他には、特定のオペレーシヨンの
ために、命令レジスタ３２のSHフイールド又
はRBフイールド（ビツト16〜20）がある。桁
送り量は命令レジスタ３２のSHフイールドま
たはRBフイールドから得られる。各構成要素
への特定の入力を選択するマルチプレクサ
（MUX）への各種入力は命令デコーダ（図示
せず）で決定される。命令デコーダは各種構成
要素で使用されるオペランドをそれぞれ選択す
る。各種オペレーシヨンでこうした構成要素へ
ゲートされるべきデータの特定のセグメントは
表２のところで説明した。命令デコーダがOP
コード・フイールドを監視し特別な場合はさら
に拡張OPコード（EO）フイールドも監視する
ことは当業者には容易に理解されるであろう。
マスク・回転命令の多くはこのEOフイールド
を含む（他のPRISM命令もEOフイールドを含
むものは多い）。 マスク・回転論理５６の主構成要素は４つあ
る。すなわち、回転部６０と、マスク生成ユニ
ツト６２と、挿入／組合せオペレーシヨンの目
的オペランドを取り出すためのマルチプレクサ
６４と、挿入／組合せ部６６である。挿入／組
合せ部６６はマスク生成ユニツト６２で生成さ
れたマスクの制御の下で、回転部６０及びマル
チプレクサ６４から得られるオペランドを組み
合わせる。 前にも説明したように回転部６０は循環桁送
りを遂行する（ビツト位置０からシフトアウト
するビツトはビツト位置３１へ再び挿入され
る）。回転部６０への入力は２つあり、１つは
回転されるべき実際のオペランドであり、これ
はマスク・回転命令については全て汎用レジス
タ・フアイル３０のレジスタRSに記憶されて
いる。回転部６０へのもう１つの入力は桁送り
量である。したがつてこの入力が、所望のビツ
ト境界合せを達成するのに必要なオペランドの
桁送りビツト数を示す。桁送り量は、即値桁送
りオペレーシヨンの場合は命令レジスタ３２の
SHフイールドに記憶され、そうでないときは
命令のRBフイールドで指定される汎用レジス
タのビツト27〜31に記憶されている。所与のオ
ペレーシヨンにおいて桁送り量を示すこれら２
つの領域のどちらをアクセスするかは、命令デ
コーダ及びマルチプレクサ６３で決定される。
マルチプレクサ６３は命令デコーダからの適切
な信号で付勢されて、ケーブル６１を介して所
望の桁送り量を回転部６０へゲートする。 第３図からわかるように、回転部６０の出力
はレジスタMQに記憶することもできるし、挿
入／組合せ部６６へ直接送ることもできる。挿
入／組合せ部６６においては、回転部６０の出
力がマスクの制御の下で、４つのオペランドの
うち、マルチプレクサ６４から挿入／組合せ部
へ入力される１つのオペランドと組み合わされ
るか、またはそれに挿入される。前にも説明し
たように、回転部６０の出力をレジスタMQま
たは挿入／組合せ部６６のいずれに送るかは、
OPマスク・回転命令のそれぞれの特定の定義
（コード）を検査することによつて容易に決定
できる。 次にマスク生成ユニツト６２について説明す
る。マスク生成ユニツト６２は主に左端定義部
と右端定義部から成る。こうした一般的な回路
構成により、大きく分けて２つの異なるタイプ
のマスクを構成できる。１つのタイプはマスク
使用回転命令で使用されるもので、それは次の
ような３つの部分から成る。すなわち、複数個
の１を両側に有する複数個の０、または複数個
の０を両側に有する複数個の１である。このタ
イプのマスクは、マスク使用回転命令に遭遇し
たときに、命令レジスタ３２のビツト21〜31の
マスク（Ｍ）フイールドで指定される。これら
のビツトの定義及び用途については表２のとこ
ろで説明した。マスク定義ビツト（MDB）で
あるビツト21は、そのマスクが複数個の１を両
側に有する複数個の０から成るのか、または複
数個の０を両側に有する複数個の１から成るの
かを示す。Ｍフイールドの残りの10ビツトはマ
スクの中央部の左端及び右端をそれぞれ指定す
る。 マスク生成ユニツト６２で生成される第２の
タイプのマスクは２つの部分から成り、これは
桁送命令と、回転・記憶命令に使用される。 第２のタイプのマスクは複数個の０の後に複
数個の１が続くものと、複数個の１の後に複数
個の０が続くものがある。これらの命令を用い
てSHフイールドまたはレジスタRBからマス
クが指定される。第１のタイプ及び第２のタイ
プのマスクは挿入／組合せ部６６においてはい
ずれも全く同様にして使用される。こうしてマ
スクが１のところは全て、回転部６０のビツト
（ソースオペランド）がその出力に挿入され、
マスクが０のところは全て、マルチプレクサ６
４のビツト（目的オペランド）がその出力に置
かれる。 マスク生成オペレーシヨンは他と比べれば直
接的である。実際のマスクの端部の指定は、コ
ンパイラを介するオペレーテイング・システム
またはプログラムによつて行なわれる。この指
定に関する情報が適切に生成されれば、それは
命令レジスタ３２のSHフイールドまたはレジ
スタRBにロードされる。所与の命令において
マスクデータの源はOPコードで決定され、そ
れに応じてマルチプロクサ７０のラインが適切
に付勢される。第１のタイプのマスク（３つの
部分から成る）の場合は、この情報は命令レジ
スタ３２のＭフイールドから得られ、それがマ
スクの左端と右端を指定する。回転・記憶命令
で使用される第２のタイプのマスク（２つの部
分から成る）の場合は、OPコードで決まるマ
ルチプレクサ７０の１本のラインだけが付勢さ
れる。 マスク生成ユニツト６２の左端定義デコーダ
７２はマスクの左端のビツト位置を定義するた
めにマスクフイールドのうちの５ビツト（左端
定義用）を復号する。復号された情報は左方マ
スク生成物７４へ送られてそこで左端の指定さ
れたマスクが生成される。左方マスク生成部７
４の出力は32ビツトフイールドである。それは
たとえば、複数の０の後に複数の１が続くスト
リングであつて、その左端のビツト位置が左端
定義デコーダ７２で指定されているものであ
る。 右端定義デコーダ７６及び右方マスク生成部
７８もこれと全く同様に機能し、右方マスク生
成部７８は、たとえば、複数の１の後に複数の
０が続くストリングであつて、その右端のビツ
ト位置が右端定義デコーダ７６で指定されてい
るもの、を出力する。したがつて左方マスク生
成部７４及び右方マスク生成部７８の出力は第
２のタイプのマスク（２つの部分から成る）で
ある。左方マスク生成部７４及び右方マスク生
成部７８の出力はマスク合成部８０で組み合わ
せられる。マスク合成部８０は32ビツトAND
回路程度の簡単なもので、これにより所望のマ
スクを生成する。複数の０を両側に有する複数
の１から複数の１を両側に有する複数の０へ変
更を行なう場合、単にインバータを通過させる
だけでよいので、これは簡単にできる。しか
も、出力を反転させる必要があるかどうかは命
令自身のOPコードで指定されるので命令デコ
ーダが容易にその決定を下すことができる。 左端定義用の回路または右端定義用の回路の
いずれか一方を活動化し、その出力と全て１ま
たは全て０とを組み合わせるだけで、容易に第
２のタイプのマスクが生成できる。こうして所
望の第２のタイプのマスクがマスク合成部８０
（したがつてマスク生成ユニツト６２）から出
力される。 マスク生成ユニツト６２の各構成要素の機能
は当業者にはよく知られたものである。最終的
に完成したマスクの生成は、回転部６０の機能
と同様、２ないし５の論理レベルで達成できる
ことに留意されたい。こうして、回転部６０で
遂行される機能とマスク生成ユニツト６２で遂
行される機能とを並列して進行させることがで
き、その結果、これに係る命令は単一のマシン
サイクルで実行できる。 次に第３図のマルチプレクサ６４について説
明する。マルチプレクサ６４は図に示すように
４つの入力を有する。命令デコーダに供給され
るOPコードによつてこれら４つの入力のうち
の１つが選択される。したがつて、回転された
データをレジスタRAの前の内容に挿入するよ
うな命令の場合は、マルチプレクサ６４の
（RA）入力が活動される。 回転されたデータをレジスタMQの前の内容
と組み合わせるような命令の場合は、そのため
の特定の入力が活動化される。挿入／組合せオ
ペレーシヨンの目的オペランドが複数の１から
成るフイールドであるのか複数の０から成るフ
イールドであるのかを、レジスタRSの状況ビ
ツト“０”が決定する様な命令（代数的桁送り
等）の場合は、マルチプレクサ６４のRSO入
力が活動化される。 回転されたワードを全て１のワードと組み合
わせるような命令の場合は、全ゼロ入力が活動
化される。 挿入／組合せ部６６は３入力の論理回路であ
る。これにより、ケーブル８２のビツト構成か
らは、マスクが１のところのビツト位置のビツ
トを出力し、ケーブル８４のビツト構成から
は、マスクが０のところのビツト位置のビツト
を出力することができる。この機能は２つの入
力（すなわちケーブル８２及びケーブル８４）
を有する32要素のマルチプレクサで遂行でき
る。このマルチプレクサにおいては、マスクの
制御の下でビツトに基づいて所望の選択が行な
われる。もちろん別なやり方でこれを行なうこ
ともできる。 レジスタＲ２は挿入／組合せ部６６の出力を
受諾する。オペレーシヨンの結果は、ほとん
ど、汎用レジスタ・フアイル３０のレジスタ
RAに送り返される。 第３図に示すマスク・回転論理５６はこれま
でに説明した命令を全て遂行できる。第３図の
マスク・回転論理５６の動作を容易に理解でき
るよう、以下に３つの基本的な命令に分類して
これを説明する。 初めに、マスク使用回転命令のうちの１つに
ついて説明する。マスク使用回転命令の代表的
なものは“即値回転・マスク挿入命令（Ｍ形
式）”である。この命令（以下RIMI命令とい
う）については前に詳しく説明した。RIMI命
令で与えられる制御フイールドはOPコードで
あつて、それは遂行すべき機能の項目及び各種
パラメータ（すなわちRSフイールド、RAフイ
ールド、SHフイールド、及びMASK）を定義
する。RIMI命令は、レジスタRSに記憶されて
いるデータ内の所与のフイールド（SHで指定
される）を、レジスタRAに現に記憶されてい
るワードの、MASKで定められるフイールド
へ挿入すべきことを指定するものである。 これは次のようにして達成される。汎用レジ
スタ・フアイル３０のレジスタRSがアクセス
されて回転部６０へ直接ゲートされる。これと
同時にSHフイールドが命令レジスタ３２から
アクセスされ、同様にケーブル６１を介して回
転部６０へゲートされる。前にも述べたように
ビツト21はマスク定義ビツト（MDB）であ
り、これはマスクの特性を指定する。ビツト22
〜31は５ビツトが左端定義用、残りの５ビツト
が右端定義用である。これらのビツトはマルチ
プレクサ７０を介してマスク生成ユニツト６２
へゲートされる。これらのオペレーシヨンにさ
らに並列して生じる第３のオペレーシヨンは汎
用レジスタ・フアイル３０のレジスタRAのア
クセスである。 レジスタRAの内容（RA）はマルチプレク
サ６４へゲートされる。これは前に説明した。
この時点での３つのオペランド（レジスタRA
の内容、回転部６０の出力、及びマスク生成ユ
ニツト６２で生成されるマスク）が、挿入／組
合せ部６６への入力である。挿入／組合せ部６
６の力はレジスタＲ２へ一時的に記憶され、次
に汎用レジスタ・フアイル３０のレジスタRA
へ戻される。 次に２番目の分類として桁送り命令の代表的
な命令である“左桁送り命令”について説明す
る。。この命令（以下SL命令という）の有効な
フイールドは基本OPコードフイールド、拡張
OPコードフイールド、RSフイールド、RAフ
イールド、及びRBフイールドである。基本OP
コードフイールド及び拡張オペコードフイール
ドは、遂行すべきオペレーシヨンが何であるか
を命令デコーダに示す。RSフイールドは桁送
りの対象となるワード（ソースオペランド）を
定める。RAフイールドは対象となるワードが
桁送りされるところの汎用レジスタを定める。
SL命令のRBフイールドで定められるRBレジ
スタのビツト27〜31のRBフイールドは桁送り
量を定める。 SL命令のオペレーシヨンはマスク・回転論
理５６では次のようにして遂行される。レジス
タRSに記憶されているデータが回転部６０へ
ゲートされ、レジスタRBに記憶されている桁
送り量がマルチプレクサ３６によつてケーブル
６１を介して回転部６０へゲートされる。この
桁送り量はケーブルを介してマスク生成ユニツ
ト６２にも送られる。この桁送り量はマスク生
成ユニツト６２のマルチプレクサ７０１の入力
の１つである。マルチプレクサ７０の２つの入
力のうちいずれを選択するかは、OPコードで
決定される。たとえばOPコードが左端の定義
されたマスク生成を要求するときは、この桁送
り量によつてマスク生成ユニツト６２で前述の
第２のタイプのマスク（２つの部分から成る）
が生成される。これらのオペレーシヨンと同時
に、レジスタRAの内容がマルチプレクサ６４
によつて選択され、挿入／組合せ部６６への３
つの入力が再び使用可能となる。即ち、レジス
タRAの内容、回転部６０の出力（レジスタRS
の前の内容を指定されたビツト数だけ桁送りし
たもの）、及びマスク生成ユニツト５６の生成
するマスクである。レジスタRSの内容を指定
されたビツト数だけシフトアウトされた分は、
挿入／組合せ部６６により、レジスタRAに入
れられる。こうしてオペレーシヨンの結果はレ
ジスタＲ２を介して汎用レジスタフアイル３０
のレジスタRAに戻される。 桁送り命令の場合は一般に、マルチプレクサ
６４の４つの入力は何れかがケーブル８４に出
力されそれが挿入／組合せに係るオペレーシヨ
ンの目的オペランドとなる。従つてそのワード
に、ケーブル８２のソースオペランドの指定部
分が挿入される。 最後３番目の分類として回転・記憶命令の１
つを例にとつて説明する。回転・記憶命令は前
にも説明した様に主記憶装置のデータの移動に
対して効果的なものであり、これを使用すれ
ば、CPUのタスク自身は働かないので、条件
コードをいちいち設定する必要もない。
ADRESSビツト RA＋４、及びMARKビツ
トの生成及び使用のような命令に必要なオペレ
ーシヨンの数はメモリ制御に当てはまり、マス
ク使用回転命令のオペレーシヨンには当てはま
らないが、回転及び記憶命令は、マスク・回転
論理５６を用いて達成できるシステムの機能の
１つのタイプである。 回転・記憶命令の代表的なものは“右回転・
更新記憶命令”であるこの命令（以下RRSU命
令という）は以下に示す有効なフイールドを提
供する。即ち、OPコード・フイールド、拡張
OPコードフイールド、RSフイールド、RAフ
イールド、及びRBフイールドである。OPコー
ドフイールド及び拡張OPコードフイールドは
夫々ビツト０〜５及びビツト21〜31である。こ
れらのOPコードフイールドが他の全ての命令
と同じように、マスク・回転論理５６のオペレ
ーシヨンシーケンスを制御する。レジスタRS
の内容は回転部６０にゲートされる。桁送り量
は汎用レジスタRBに記憶されているデータの
ビツト27〜31で決まる。桁送り量はケーブル６
１を介して回転部６０と、または命令デコータ
の制御の下で左端定義用もしくは右端定義用の
マルチプレクサ７０と、に同時にゲートされ
る。回転されたワードはレジスタMQに記憶さ
れる。この時点で、後の挿入／組合せオペレー
シヨンに備えて、レジスタMQの前の内容は何
らかの補助レジスタに保持される。 回転部６０の桁送りオペレーシヨンと並列し
て、桁送り量の制御の下でマスクが生成され
る。回転部６０から出力される回転されたワー
ドがケーブル８２を介して挿入／組合せ部６６
に送られると同時に、レジスタMQの前の内容
がケーブル８４を介して、マスクがケーブル８
６を介して、それぞれ挿入／組合せ部６６に送
られる。挿入／組合せ部６６の出力はレジスタ
Ｒ２に記憶される。しかしながら今度は、この
出力はレジスタRAには戻されないで代わり
に、命令デコーダの制御の下でアドレス生成回
路によつてレジスタRA＋４へ戻される。この
オペレーシヨンは本発明を構成するものではな
い。これと同時に更新されたアドレスRA＋４
自身はレジスタRAに記憶される。 回転及び記憶命令のグループの命令を複数組
み合わせて、主記憶装置内で、データストリン
グの長移動及びデータの再境界合せを行なう。
回転・記憶命令はマスク回転論理５６を使用す
る。 マークの記憶、使用及び解釈（従つて回転・
記憶命令のうちのあるものがこれに該当する）
は本発明を構成するものではない。前に説明し
た特定の命令に伴う定義（OPコード）で示さ
れるシステムメモリ制御によつてこうした特定
のマークが生成され、記憶され、利用される。 以上に説明した３つのタイプの命令は、マス
ク・回転論理５６の動作を説明するための例で
あり、マスク・回転論理５６は、勿論、他の
様々なマスク・回転命令を処理することができ
る。当業者ならば、他のあらゆる命令がマス
ク・回転論理５６でいかに遂行されるかは容易
に類推できるであろう。 ［発明の効果］ 以上説明した様に、本発明によれば、従来の命
令に比べてより短くかつ簡単な（従つて高速で効
率のよい）命令で、桁送り機能、組合せ機能、挿
入機能、及びビツト境界合せ機能を遂行する事が
できる。
ある。 OPCD（０〜５）：命令のOPコード。 RT（６〜10）：命令の実行結果を受取る目的レ
ジスタの名前。 RS（６〜10）：命令実行のためのソース・レジ
スタの名前。 RA（11〜15）：第１オペランド・レジスタ、ま
たは回転命令の場合は目的レジスタとして使
用されるレジスタの名前。 RB（16〜20）：第２オペランド・レジスタの名
前。 BI（６〜10）：レジスタ・ビツトまたはトラツ
プ・マスクを指定する即値フイールド。 SH（16〜20）：桁送り量を指定する即値フイー
ルド。 Ｄ（16〜31）：16ビツトの符号付き整数を２の補
数形式で指定する即値フイールド。拡張のた
め32ビツトの長さを持つた別のフイールドと
組合わせて使用することができる。 MASK（21〜31）：“０”によつて囲まれた
“１”のサブストリングまたは“１”によつ
て囲まれた“０”のサブストリングから成る
32ビツトのマスクを指定する即値フイール
ド。ビツト21が“０”であれば前者のサブス
トリングが指定され、“１”であれば後者の
サブストリングが指定される。ビツト22〜26
はサブストリングの左端ビツトへのインデツ
クス、ビツト27〜31はサブストリングの右端
ビツトへのインデツクスである。
“10000011111”のマスクフイールドは全て
“０”のマスクを発生し、“00000011111”の
マスクフイールドは全て“１”のマスクを発
生する。 EO（21〜31）：拡張OPコード。 (B) マスク・回転命令の命令セツトとこれを実行
する機構の説明 これから説明する豊富な命令セツト（単一マ
シンサイクルで実行できるマスク・回転命令）
によりPRISMシステムのアーキテクチヤを一
層強力なものにできる。これらの命令セツト
は、ビツト桁送り機能、バイト境界合せ機能、
組合せ機能、及び挿入機能を高速かく効率よく
遂行する手段を提供するためだけでなく、
IBMシステム／370の桁送り命令、移動命令、
及び種々の記憶域間命令をエミユレートできる
強力な基本命令セツトを提供するものである。 単一マシンサイクルで実行できる以下の全て
の機能は後で説明するハードウエアによつて使
用可能となる。所与のレジスタの内容は最高31
個までの位置を循環桁送りできる（桁送りの量
は即値フイールドまたは別のレジスタで指定さ
れる）。マスク（即値フイールドまたは別のレ
ジスタで指定される）を用いて、桁送りされた
ワードは、全ゼロとの組合せ（即ちフイールド
の分離）、他のレジスタとの組合せ、または前
の桁送り結果との組合せ（すなわち長桁送り）
ができる。こうして組み合わされた結果は他の
レジスタまたは主記憶装置へ戻すことができる
（即ち文字ストリングの移動）。この最後の機能
によつて、境界の合つていないソース文字スト
リング及び目的文字ストリングの移動を、１マ
シンサイクル当り２文字ストリングの速度で実
行できる。 ［マスク使用回転命令］ プロセツサは汎用レジスタからのデータに対し
回転オペレーシヨンを遂行し、その結果又は結果
の一部を、汎用レジスタ又は主記憶装置へ戻す。
回転オペレーシヨンは指定されたビツト数の左移
動を行なうものである。ビツト位置０から出たピ
ツトはビツト位置３１へ入る（即ち循環桁送り）。 マスク使用回転命令はその命令の完了時に、レ
ジスタRAの値に基づいて条件レジスタCRのビ
ツトをセツトする。条件レジスタCRは、あたか
もレジスタRAと値０との比較が遂行されたかの
ようにしてセツトされる。 マスク使用回転命令の結果は付与されるマスク
の制御の下でレジスタへ挿入されるか、またはマ
スクとの論理積（AND）がとられてからレジス
タへロードされる。このオペレーシヨンは、本実
施例では、全ゼロのストリングを組み合わせる
（挿入する）ことによつて行なわれる。 挿入を伴う回転の場合は、回転オペレーシヨン
の結果は、付与されるマスクの制御の下でレジス
タRAに置かれる。もし所与のマスクビツトが１
であれば、回転されたデータの関連するビツト
（０または１）がレジスタRAに置かれる。一方、
このマスクビツトが０であれば、レジスタRAの
関連するビツト（０または１）は変更されず元の
ままである。 これらの左回転命令は、（32−Ｎ）ビツトの左
回転をすることにより実質的に左回転命令にでき
る。この場合、Ｎが右回転の桁送り数である。 即値回転・マスク挿入（RIMI RS、RA、SH、
MASK）、Ｍ形式 レジスタRSの内容がSH位置分だけ左へ回転さ
れる。回転されたデータは、生成されたマスクの
制御の下で、レジスタRAに挿入される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 回転・マスク挿入（RMI、RS、RA、RB、
MASK）、Ｍ形式 レジスタRSの内容がレジスタRBのビツト27〜
31で指定される位置数分だけ左へ回転される。回
転されたデータは、生成されたマスクの制御の下
で、レジスタRAに挿入される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 即値回転・マスクAND（RINM RS、RA、
SH、MASK）、Ｍ形式 レジスタRSの内容がSH位置分だけ左へ回転さ
れる。回転されたデータは生成されたマスクと論
理積（AND）がとられ、その結果がレジスタ
RAに置かれる。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 回転・マスクAND（RNM RS、RA、RB、
MASK）、Ｍ形式 レジスタRSの内容がレジスタRBのビツト27〜
31で指定される位置数分だけ左へ回転される。回
転されたデータは生成されたマスクと論理積
（AND）がとられ、その結果がレジスタRAに置
かれる。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 ［ビツト回転命令］ 右回転・ビツト挿入（RRIB RS、RA、RB）、
Ｘ形式 レジスタRSのビツト０がレジスタRBのビツト
27〜31で指定される量だけ右へ回転される。この
ビツト０は次にレジスタRAへ挿入される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 ［桁送り命令］ このグループの命令は左への桁送り及び右への
桁送りを論理的に遂行する。各命令の結果はそれ
ぞれ生成されたマスクの制御の下でレジスタRA
に置かれる。マスクビツトが１のところは、回転
されたワードの関連するビツトがレジスタRAに
置かれる。一方、マスクビツトが０のところは、
レジスタMQ、32個０から成るワード、または32
個の符号ビツトの関連ビツトがレジスタRAに置
かれる。 桁送り命令はその命令の完了時に、レジスタ
RAの値に基づいて条件レジスタCRのビツトを
セツトする。条件レジスタCRは、あたかもレジ
スタRAと値０との比較が遂行されたかのように
してセツトされる。 左桁送り（SL RS、RA、RB） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる桁送り量である）。レジスタRBのビツト26
が０の場合は、（32−Ｎ）個の１の後にＮ個の０
が続くマスクが生成される。一方、レジスタRB
のビツト26が１の場合は、全て０のマスクが生成
される。回転されたワードと生成されたマスクと
の論理積（AND）がとられ、それがレジスタ
RAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 MQ使用即値左桁送り（SLIQ RS、RA、SH） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはSHで指定される桁送り量である）。
（32−Ｎ）個の１の後にＮ個の０が続くマスクが
生成される。回転されたワードはレジスタMQに
記憶される。回転されたワードと生成されたマス
クとの論理積（AND）がとられ、それがレジス
タRAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 MQ使用左桁送り（SLQ RS、RA、RB） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる桁送り量である）。回転されたワードはレジ
スタMQに記憶される。レジスタRBのビツト26
が０の場合は、（32−Ｎ）個の１の後にＮ個の０
が続くマスクが生成される。レジスタRBのビツ
ト26が１の場合は全て０のマスクが生成される。
回転されたワードと生成されたマスクとの論理績
（AND）がとられそれがレジスタRAに記憶され
る。 条件コード： LT、EQ、GT及びLGがセツトされ、LLが０
にセツトされる。 MQ使用即値長左桁送り（LSLIQ RS、RA、
SH） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはSHで指定される桁送り量である）。
（32−Ｎ）個の１の後のＮ個の０が続くマスクが
生成される。回転されたワードは生成されたマス
クの制御の下でレジスタMQの前の内容と組み合
せられる（マスクビツトが１のところは回転され
たワードのビツトが使用され、マスクビツトが０
のところはレジスタMQの前の内容のビツトが使
用される）。組み合せられたワードはレジスタ
RAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 MQ使用長左桁送り（LSLQ RS、RA、RB） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる桁送り量である）。回転されたワードはレジ
スタMQに記憶される。レジスタRBのビツト26
が０の場合は、（32−Ｎ）個の１の後にＮ個の０
が続くマスクが生成される。回転されたワードは
生成されたマスクの制御の下でレジスタMQの前
の内容と組み合わせられる（マスクビツトが１の
ところは回転されたワードのビツトが使用され、
マスクビツトが０のところはレジスタMQの前の
内容のビツトが使用される）。レジスタRBのビ
ツト26が１の場合は（32−Ｎ）個の１の後にＮ個
の１が続くマスクが生成される。回転されたワー
ドの代わりに全て０のワードが使用される。組み
合わされたワードはレジスタRAに記憶される。 条件コード： LT、EQ、GT、及びLGはセツトされ、LLが
０にセツトされる。 右桁送り（SR RS、RA、RB） レジスタRBの内容は（32−Ｎ）ビツトだけ左
に回転される（ＮはレジスタRBのビツト27〜31
で指定される桁送り量である）。レジスタRBの
ビツト26が０の場合はＮ個の０の後に（32−Ｎ）
個の１が続くマスクが生成される。レジスタRB
のビツト26が１の場合は全て０のマスクが生成さ
れる。回転されたワードと生成されたマスクとの
論理積（AND）がとられそれがレジスタRAに
記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 MQ使用即値右桁送り（SRIQ RS、RA、SH） レジスタRSの内容が（32−Ｎ）ビツトだけ左
に回転される（ＮはSHで指定される桁送り量で
ある）。回転されたワードはレジスタMQに記憶
される。Ｎ個の０の後に（32−Ｎ）個の１が続く
マスクが生成される。回転されたワードと生成さ
れたマスクとの論理積（AND）がとられそれが
レジスタRAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされLLが０
にセツトされる。 MQ使用右桁送り（SRQ RS、RA、RB） レジスタRSの内容が（32−Ｎ）ビツトだけ左
に回転される（ＮはレジスタRBのビツト27〜31
で指定される桁送り量である）。回転されたワー
ドはレジスタMQに記憶される。レジスタRBの
ビツト26が０の場合はＮ個の０の後に（32−Ｎ）
個の１が続くマスクが生成される。レジスタRB
のビツト26が１の場合は全て０のマスクが生成さ
れる。回転されたワードと生成されたマスクとの
論理積（AND）がとられそれがレジスタRAに
記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０セツトされる。 MQ使用即値長右桁送り（LSRIQ RS、RA、
SH） レジスタRSの内容が（32−Ｎ）ビツトだけ左
に回転される（ＮはSHで指定される桁送り量で
ある）。回転されたワードはレジスタMQに記憶
される。Ｎ個の０の後に（32−Ｎ）個の１が続く
マスクが生成される。回転されたワードは生成さ
れたマスクの制御の下でレジスタMQの前の内容
と組み合わされる（マスクビツトが１のところは
回転されたワードのビツトが使用され、マスクビ
ツトが０のところはレジスタMQの前の内容のビ
ツトが使用される）。組み合わされたワードはレ
ジスタRAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 長右桁送り（LSRQ RS、RA、RB） レジスタRSの内容が（32−Ｎ）ビツトだけ左
に回転される（ＮはレジスタRBのビツト27〜31
で指定される桁送り量である）。回転されたワー
ドはレジスタMQに記憶される。レジスタRBの
ビツト26が０の場合はＮ個の０の後に（32−Ｎ）
個の１が続くマスクが生成される。回転されたワ
ードは生成されたマスクの制御の下でレジスタ
MQの前の内容と組み合わせられる（マスクビツ
トが１のところは回転されたワードのビツトが使
用され、マスクビツトが０のところはレジスタ
MQの前の内容のビツトが使用される）。レジス
タRBのビツト26が１の場合はＮ個の１の後に
（32−Ｎ）個の０が続くマスクが生成される。回
転されたワードの代わりに全て０のワードが使用
される。組み合わされたワードはレジスタRAに
記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 代数的即値右桁送り（SRAI RS、RA、SH） レジスタRSの内容は（32−Ｎ）ビツトだけ左
に回転される（ＮはSHで指定される桁送り量で
ある）。Ｎ個の０の後に（32−Ｎ）個の１が続く
マスクが生成される。回転されたワードは生成さ
れたマスクの制御の下でレジスタRSの32個の符
号ビツトから成るワードと組み合わせられる（マ
スクビツトが０のところは関連する符号ビツトが
使用される）。組み合わされたワードはレジスタ
RAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 代数的右桁送り（SRA RS、RA、RB） レジスタRSの内容は（32−Ｎ）ビツトだけ左
に回転される（ＮはレジスタRBのビツト27〜31
で指定されるシフト量である）。レジスタRBの
ビツト26が０の場合はＮ個の０の後に（32−Ｎ）
個の１が続くマスクが生成される。レジスタRB
のビツト26が１の場合は全て０のマスクが生成さ
れる。回転されたワードは生成されたマスクの制
御の下でレジスタRSの32個の符号ビツトから成
るワードと組み合わせられる（マスクビツトが０
のところは符号ビツトが使用される）。組み合わ
されたワードはレジスタRAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 MQ使用代数的右桁送り（SRAQ RS、RA、
RB） レジスタRSの内容は（32−Ｎ）ビツトだけ左
に回転される（レジスタRBのビツト27〜31で指
定される桁送り量である）。Ｎ個の０の後に（32
−Ｎ）個の１が続くマスクが生成される。レジス
タRBのビツト26が１の場合は全て０のマスクが
生成される。回転されたワードはレジスタMQに
記憶される。回転されたワードは生成されたマス
クの制御の下でレジスタRSの32個の符号ビツト
から成るワードと組み合わされる（マスクビツト
が０のところは符号ビツトが使用される）。組み
合わされたワードはレジスタRAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 MQ使用代数的右桁送り（SRAQ RS、RA、
RB） レジスタRSの内容は（32−Ｎ）ビツトだけ左
に回転される（レジスタRBのビツト27〜31で指
定される桁送り量である）。Ｎ個の０の後に（32
−Ｎ）個の１が続くマスクが生成される。レジス
タRBのビツト26が１の場合は全て０のマスクが
生成される。回転されたワードはレジスタMQに
記憶される。回転されたワードは生成されたマス
クの制御の下でレジスタRSの32個の符号ビツト
から成るワードと組み合わされる（マスクビツト
が０のところは符号ビツトが使用される）。組み
合わされたワードはレジスタRAに記憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 MQ使用代数的即値右桁送り（SRAIQ RS、
RA、SH） レジスタRSの内容は（32−Ｎ）ビツトだけ左
に回転される（ＮはSHで指定される桁送り量で
ある）。Ｎ個の０の後に（32−Ｎ）個の１が続く
マスクが生成される。回転されたワードはレジス
タMQに記憶される。回転されたワードは生成さ
れたマスクの制御の下でレジスタRSの32個の符
号ビツトから成るワードと組み合わされる（マス
クビツトが０のところは符号ビツトが使用され
る）。組み合わされたワードはレジスタRAに記
憶される。 条件コード： LT、EQ、GT、及びLGがセツトされ、LLが
０にセツトされる。 ［回転・記憶命令］ 回転・記憶命令を用いれば、データをソースフ
イールドから目的フイールドへ移動できる。これ
らのフイールドはどんなアドレスのところからで
も開始できる。 各命令の結果は生成されたマスクの制御の下で
主記憶装置に置かれる。マスクビツトが１である
場合、回転されたワードの関連ビツトが主記憶装
置に置かれる。マスクビツトが０である場合は、
レジスタMQからの関連ビツトが主記憶装置に置
かれる。 右回転・更新記憶（RRSU RS、RA、RB） レジスタRSの内容はＮビツトだけ右に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる量である）。回転されたワードはレジスタ
MQに記憶される。Ｎ個の０の後に（32−Ｎ）個
の１が続くマスクが生成される。回転されたワー
ドは生成されたマスクの制御の下でレジスタMQ
の前の内容と組み合わせられる。組み合わせされ
たワードはRA＋４で指定される場所で記憶され
る。RA＋４の値は、さらにレジスタRAに戻さ
れる。 この場合は設定すべき条件コードはない。 右回転・右マーク記憶（RRSRM RS、RA、
RB） レジスタRSの内容はＮビツトだけ右に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる量である）。回転されたワードはレジスタ
MQに記憶される。Ｎ個の０の後に（32−Ｎ）個
の１が続くマスクが生成される。回転されたワー
ドは生成されたマスクの制御の下でレジスタMQ
の前の内容と組み合わせられる。組み合わされた
ワードは、下記の表に従つて生成されるバイトマ
ークを有するレジスタRAで指定される場所に記
憶される。 RA（30：31） マーク 00 1111 01 0111 10 0011 11 0001 マーク中の０は、主記憶装置中の対応するバイ
トが変更されないことを意味し、マーク中の１
は、組み合わされたワードからの対応するバイト
が主記憶装置に置かれることを意味する。 この場合は設定すべき条件コードはない。 右回転・左マーク記憶（RRSLM RS、RA、
RB） レジスタRSの内容はＮビツトだけ右に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる量である）。回転されたワードはレジスタ
MQに記憶される。Ｎ個の０の後に（32−Ｎ）個
の１が続くマスクが生成される。回転されたワー
ドは生成されたマスクの制御の下でレジスタMQ
の前の内容と組み合わされる。組み合わされたワ
ードは、下記の表に従つて生成されるバイトマー
クを有するレジスタRAで指定される場所に記憶
される。 RA（30：31） マーク 00 1000 01 1100 10 1110 11 1111 マーク中の０は、主記憶装置中の対応するバイ
トが変更されないことを意味し、マーク中の１
は、組み合わされたワードからの対応するバイト
が主記憶装置に置かれることを意味する。 この場合は設定すべき条件コードはない。 左回転・更新記憶（RLSU RS、RA、RB） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる量である）。回転されたワードはレジスタ
MQに記憶される。（32−Ｎ）個の１の後にＮ個
の０が続くマスクが生成される。回転されたワー
ドは生成されたマスクの制御の下でレジスタMQ
の前の内容と組み合わされる。組み合わされたワ
ードはRA−４で指定される場所に記憶される。
RA中のアドレスは４だけ減分されてレジスタ
RAに戻される。 この場合は設定すべき条件コードはない。 左回転・右マーク記憶（RLSRM RS、RA、
RB） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる量である）。（32−Ｎ）個の１の後にＮ個の０
が続くマスクが生成される。回転されたワードは
生成されたマスクの制御の下でレジスタMQの前
の内容と組み合わせられる。組み合わせられたワ
ードは、下記の表に従つて生成されるバイトマー
クを有するレジスタRAで指定される場所に記憶
される。 RA（30：31） マーク 00 1111 01 0111 10 0011 11 0001 マーク中の０は、主記憶装置中の対応するバイ
トが変更されないことを意味し、マーク中の１は
組み合わされたワードからの対応するバイトが主
記憶装置に置かれることを意味する。 この場合は設定すべき条件コードはない。 左回転・左マーク記憶（RLSLM RS、RA、
RB） レジスタRSの内容はＮビツトだけ左に回転さ
れる（ＮはレジスタRBのビツト27〜31で指定さ
れる量である）。回転されたワードはレジスタ
MQに記憶される。（32−Ｎ）個の１の後にＮ個
の０が続くマスクが生成される。回転されたワー
ドは生成されたマスクの制御の下でレジスタMQ
の前の内容と組み合わせられる。組み合わせられ
たワードは、下記の表に従つて生成されるバイト
マークを有するレジスタRAで指定される場所に
記憶される。 RA（30：31） マーク 00 1000 01 1100 10 1110 11 1111 マークの中０は、主記憶装置中の対応するバイ
トが変更されないことを意味し、マーク中の１
は、組み合わされたワードからの対応するバイト
が主記憶装置に置かれることを意味する。 この場合は設定すべき条件コードはない。 以上に説明した命令は全て特別なものであり、
データ・フイールドにせよアドレス・フイールド
にせよ全ての命令フイールドは厳密に指定されな
ければならない。コンパイラまたはプラグラマが
これらの基本命令を適切に使用するには、シフテ
ムアーキテクチヤに関する詳細な知識が必要であ
る。もちろん、これはどんな命令セツトについて
もいえることであるので、当業者には本発明を容
易に理解することができるであろう。 マスク・回転命令の用途及び利点 PRISMシステムの前記命令セツト（以下では
PRISM命令ともいう）は、レジスタの内容を指
定された量だけ回転し、マスクの制御の下で別の
ソースのビツトと回転されたワードとを組み合わ
せて、その結果を目的の場所へ挿入する。あるい
は、回転された（ただし変更はされない）ワード
を特別のレジスタに記憶し、それを、次に実行す
べきマスク・回転命令の結果と組み合わすことも
できる。共通の計算タスクにおいて、これらの命
令は広範囲に適用できる。以下では、PRISM命
令システム／370命令を例にとつて、マスク・回
転命令があれば計算タスクがいかに簡単でしかも
短くなるかということを対比的に説明する。マス
ク・回転命令はかなり複雑な機能を遂行するとい
うことを強調しておく；マスク・回転命令は現在
の技術水準における回路を用いても単一マシンサ
イクルで実現できるという意味において“基本
的”である。 よく知られたタスクに、レジスタ内のフイール
ドを分離し、それを適切に境界合わせし、さらに
計算を行なうというものがある。たとえば、浮動
小数計算をシミユレートする場合、ワードのビツ
ト１〜７（指標部）を分離し、それを正規化桁送
り量として用いるためにレジスタの右端から２ビ
ツトの位置に置かねばならない。RPISM命令な
らば、これは以下のように達成される。 RINM Ｐ、Ｘ、10、‘000001FC'X この命令はＸの内容を10ビツトだけ左へ回転
し、それとマスク‘000001FC'との論理積
（AND）をとり、その結果をレジスタＰに記憶す
る（必要ならばＰとＸは同じレジスタでもよい）。
これをシステム／370命令で達成しようとすると、
以下のようになる。 SLL Ｘ、１ 左側の不要ビツトを除去 SRL Ｘ、25 右側の不要ビツトを除去 SLL Ｘ、２ 指標部を右端から２ビツトの位
置に置く。 この場合、Ｘの内容を壊すことなく結果を別
のレジスタへ記憶するときは、このシーケンス
にさらにもう１つ命令が必要である。 次にこれと逆の問題、すなわち、或るレジス
タに或るフイールドを挿入する場合を考えてみ
よう。例として、レジスタＸのビツト23〜29を
レジスタＲのビツト１〜７へ、レジスタＲの他
のビツトを壊すことなく、コピーすることを考
える。PRISM命令ならば、これは以下のよう
に達成される。 RIMI Ｒ、Ｘ、22、‘7F000000'X この命令はレジスタＸの内容を左に22ビツト
だけ回転し、回転されたワードのうち、マスク
ビツトが１のところのビツトを全てレジスタＲ
へコピーする。これをシステム／370の命令又
は他の機械で達成しようとすると以下のように
なる。 Ｎ Ｘ、＝Ｘ‘000001FC' 保管すべきビツトの分離 Ｎ Ｒ、＝Ｘ‘80FFFFFF' 置換されるゼロビツト SLL Ｘ、22 ワードの整列 OR Ｒ、Ｘ このシーケンスはレジスタＸの内容を破壊し
てしまうが、PRISM命令の場合、レジスタＲ
は元のままである。 複数のレジスタにおよぶ長いフイールドを桁
送りする場合、RPISM命令ならばこれが簡単
にできる。ここでは、レジスタ２，３，４、及
び５から成る128ビツトのフイールドを右へ７
ビツトだけ桁送りする場合を考える。PRISM
命令ならば、これは以下のように達成できる。 SQIQ ２、２、７ 上位ワードの桁送り。食み出たビツトはMQ
へ。 LSRIQ ３、３、７ 次の位のワードの桁送り。食み出たビツトは
MQから得る。 LSRIQ ４、４、７ LSRIQ ５、５、７ 初めのSRIQ命令はレジスタ２を７ビツトだ
け右へ桁送りして、回転されたワードをレジス
タMQに保管し、回転されたワードの下位25ビ
ツトをレジスタ２に記憶し、上位７ビツトに０
を埋める。残りのそれぞれの命令は、次のレジ
スタを７ビツトだけ回転させる。レジスタMQ
の上位７ビツト及び回転されたワードの下位25
ビツトを当該レジスタへ記憶し、回転されたワ
ードをレジスタMQへ記憶する。 IBMシステム／370においてレジスタの桁送
り（倍）は非常に有益なものであるが、レジス
タ３からレジスタ４へ移動するビツトを獲得す
る場合は、余分に３つの命令が必要である。 OR ０、３ レジスタ３からレジスタ４へ移動するビツト
を獲得する。 SLL ０、25 SRLL ２、７ レジスタ２及びレジスタ３を共に７ビツトだ
け桁送りする。 SRLL ４、７ レジスタ４及びレジスタ５を共に７ビツトだ
け桁送りする。 OR ４、０ レジスタ０の右端４ビツトをレジスタ４へ移
動する。 比較例の最後として、レジスタRAの内容で
示されるバイトのところから始まるフイールド
を、レジスタRBで示されるバイトのところか
ら始まるフイールドへ移動する際、レジスタ
RCの下位５ビツトで指定されるビツト数だけ
右に桁送りする場合を考える。この場合におい
て、レジスタRDは、移動すべきフイールドを
越えたところの最初のバイトのアドレスを含む
ものとする。PRISM命令の場合は以下のよう
になる。 AI RA、RA、−４ アドレス指定の更新形式を用いるためのセ
ツトアツプ AI RB、RB、−４ アドレス指定の更新形式を用いるためのセ
ツトアツプ AI RD、RD、−４ アドレス指定の更新形式を用いるためのセ
ツトアツプ LI RT、０ レジスタMQのセツトアツプ MTMQ MT LOOP LU、RA、RA、４ 有効アドレス＞RA、メモリワードをRT
へ RRSU RT、RB、RC 桁送り、MQとの組合せ、記憶、インデツ
クス更新 Ｃ RA、RD BL LOOP 主ループでLU命令が、レジスタRAの内容
＋４として有効アドレスを計算する。有効アド
レスはRAに記憶され、RAでアドレス指定さ
れるメモリワードがRTに記憶される。RRSU
命令は、このジヨブの中の困難な部分を遂行す
る。レジスタRTの内容はレジスタRCで指定
されるビツト数だけ右に回転され、有効アドレ
スはRAの内容に４を加えることによつて計算
される。レジスタRAの（新しい）有効アドレ
スのところに記憶されるべきワードは、MQの
上位ｎビツト及び回転されたワードの下位（32
−ｎ）ビツトで構成される。ｎは回転されたワ
ードの右への桁送りビツト数である。最後に、
回転されたワードがMQに記憶される。最後の
２つの命令は単にループを閉じるためのもので
ある。 以上をIBMシステム／370の命令で達成しよ
うとすれば、次のようになる。 LA RE、０ 偶数レジスタの幾つかをゼロに初期設定す
る。 LA RA＋１、４ BXL命令のためのセツトアツプ LOOP Ｌ RE＋１、０（RA） メモリワードをロードする。 LR RT、RE＋１ メモリワードのコピーを保管する。 LRS RE、０（RC） ワードの桁送り、偶数レジスタの上位ビツ
トの桁送り。 ST RE＋１、０（RB） 桁送りされたワードの記憶 LR RE、RT 次のサイクルのための上位ビツトをREへ
移動する。 AR RB、RA＋１ 次のワードを記憶すべきアドレスを更新す
る。 BXLE LOOP、RA、RC IBMシステム／370の内部ループのシーケン
スは７命令要するが、PRISM命令のシーケン
スならば、このシーケンスは４命令でよい。し
かも、IBMシステム／370の場合、BXLEでル
ープを閉じるために偶数レジスタにはRAフイ
ールドが必要であり（そうでないときはシーケ
ンスはさらに２つの命令が必要であろう）、
IBMシステム／370の64ビツト・シフタを利用
するには、さらにREも偶数であることが必要
である。 単一のサイクルで実行できるマスク・回転命
令の威力と融通性は以上の比較により明らかで
ある。これらは、最近の回路技術を用いて単一
のマシンサイクルで実現できるという意味から
いえば、“基本的”であるが、その機能的な能
力は非常に強力である。 (C) ハードウエア 代表的なPRISMシステムの構成を第１図に
示す。システムの内部母線１０には、CPU１
２、複数の母線ユニツト１４，１６（浮動小数
点ユニツトなど）、命令キヤツシユ機構１８、
データ・キヤツシユ機構２０、及びシステム母
線ユニツト２２が接続されている。キヤツシユ
機構１８，２０はいずれもキヤツシユ、デイレ
クトリ及び変換索引緩衝機構（TLB）を含ん
でいる。システム母線ユニツト２２は主として
Ｉ／Ｏオペレーシヨンを制御するもので、主記
憶装置２４にも接続されている主記憶装置２４
と命令キヤツシユ機構１８及びデータ・キヤツ
シユ機構２０との間だけ命令及びデータが別々
にやりとりされる。CPU１２は命令母線２６
を介して命令キヤツシユ機構１８から命令を取
出す。 第２Ａ図及び第２Ｂ図はCPU１２の内部構
成を示したものである。主要構成要素の１つで
ある汎用レジスタ・フアイル３０は32個の汎用
レジスタを含んでいる。汎用レジスタ・フアイ
ル３０の２つの入力RA及びRT並びに３つの
出力RA、RB及びRSはいずれも命令によつて
指定されるオペラントを示す。汎用レジスタ・
フアイル３０のアドレス指定は、命令レジスタ
３２にロードされた命令の各種レジスタ・フイ
ールドによつてなされる。命令レジスタ３２の
ボツクス内及びその下側に示されている記号の
意味については表２のところを参照されたい。 命令は命令アドレスレジスタ（IAR）３４に
より命令キヤツシユ機構１８から取出される。
IAR３４は極く普通のもので、プログラムの開
始時に初期設定され、プログラムの進行につれ
て順次に増分されたり、分岐アドレスをロード
されたりする。表２に示したように、命令は32
ビツト（４バイト）であるから、IAR34の増分
単位は４である。ボツクス３６は次命令アドレ
スを含む。 汎用レジスタ・フアイル３０、命令レジスタ
３２及びIAR３４の選択された内容はマルチプ
レクサ３８及び４０を通つてALU４２へ供給
される。マルチプレクサ３８は命令アドレスま
たは指定されたレジスタRAの内容を通し、マ
ルチプレクサ４０は即値オペランドＤ又は指定
されたレジスタRBの内容を通す。AXU４２の
演算結果は出力バツフア・レジスタ４４にロー
ドされたり、IAR３４、条件レジスタを含む条
件論理50、またはデータ・キヤツシユ機構２０
へアドレスを送るためのアドレスゲート５４へ
直接供給されたりする。 ALU４２の演算結果を汎用レジスタ・フア
イル３０に書戻す場合は、命令がレジスタRA
及びRTのいずれを指定しているかに応じて、
出力バツフア・レジスタ４４の内容がマルチプ
レクサ４６または４８を通つて汎用レジスタ・
フイアル３０へ転送される。 分岐／トラツプ検査論理５２は、命令のBI
フイールド、条件レジスタ及び指定されたレジ
スタRAの内容に応じて、分岐又はトラツプを
行なうべきか否かを検査する。前述のように、
変更前の条件レジスタの内容が特定の汎用レジ
スタに保管されているときに、その中に特定の
ビツト（例えばEQビツト）の値に応じて分岐
するか否かを決めるような場合にこの分岐／ト
ラツプ検査論理５２が使用される。その場合、
条件レジスタの内容を保管している汎用レジス
タは分岐命令中のRAフイールドにより指定さ
れ、分岐条件となるビツトは５ビツトのBIフ
イールドにより指定される。 内部レジスタＲ２及び拡張用レジスタMQを
含む本発明に係るマスク・回転論理５６は、要
約すれば、指定されたレジスタの内容を指定さ
れた量（最高31ビツト）だけ回転（循環桁送
り）するものである。回転された内容はマスク
の制御のもとに、他のレジスタの内容又は全ゼ
ロ等の特別のワードと組合されたり、32ビツト
長のMQレジスタに保持されている前の回転結
果と組合されたりする。これは通常の桁送りだ
けでなく、例えば10進数のパツク及びアンパツ
ク、浮動小数点演算の場合の事前桁送り及び正
規化などを行なうときに使用できる。マスク回
転論理５６の出力はマルチプレクサ４６（Ｒ
２）又は４８（MQ）を通つて汎用レジスタ・
フアイル３０へ転送されるか、あるいは出力ゲ
ート５５を通つてデータ・キヤツシユ機構２０
へ転送される。 MQレジスタはマスク・回転操作で使用され
る他に、乗算及び除算の如き算術演算において
32ビツトよりも長いデータが生成された時にあ
ふれ分を記憶するのにも使用される。 データ・キヤツシユ機構２０から取出された
データは、入力ゲート５８及びマルチプレクサ
４８を通つて汎用レジスタ・フアイル３０へ転
送される。 次に、第３図を説明する前に、このハードウ
エア機構全体の構成及びオペレーシヨンについ
て概説する。 PRISMアーキテクチヤにおいては、マス
ク・回転論理５６はALU４２と並列に走行す
る。ALU４２が汎用レジスタ・フアイル３０
の最初の２つのオペランドを操作する間、マス
ク・回転論理５６は第３のオペランドを操作す
る。その出力をALU４２で計算された主記憶
装置アドレスへ送つたり、或いは汎用レジス
タ・フアイル３０へ送り返すこともできる。 マスク・回転論理５６の主要部は回転部６０
（第３図、後出）である。回転部６０は２ない
し５の論理レベルを用いて32ビツトの入力オペ
ランドを任意のビツト位置数だけ回転できる。
回転部６０の動作と並列して、その出力のフイ
ールドをブランクにする為にマスクが生成され
る。桁送り命令の場合は、このマスクを用い
て、オペランドフイールド外から０を送り込
む。回転命令の場合は、その命令で特定のマス
クが直接に指定される。マスクの生成も２乃至
５の論理レベルで遂行できる。 又、回転部６０の動作と並行して、４つの入
力のうちの１つから挿入オペランドが生成され
る。４つの入力とは、(1)汎用レジスタ・フアイ
ル３０からの第１オペランド、(2)レジスタMQ
の内容、(3)汎用レジスタ・フアイル３０の第３
オペランドの符号ビツトから成るワード、(4)全
ゼロのワード、である。この操作は１又は２の
論理レベルの多重化で達成される。 最後の段階は挿入／組合せ段階である。マス
クが１のところのビツト位置には回転されたワ
ードの対応ビツトが使用され、マスクが０のと
ころのビツト位置には挿入されたワードのビツ
トが使用される。 マスク・回転論理５６全体のハードウエアの
設計要件は、マスク・回転論理５６の各種構成
要素の主要な経路をALU４２のものと等しく
する事である。従つて、これまでに説明した命
令は、他のPRISM命令の場合と全く同様に、
単一マシンサイクルで実行できる。 マスク・回転論理５６の詳細を第３図に示
す。汎用レジスタフアイル３０からマスク・回
転論理５６への主な入力はRA、RB、及びRS
である。この他には、特定のオペレーシヨンの
ために、命令レジスタ３２のSHフイールド又
はRBフイールド（ビツト16〜20）がある。桁
送り量は命令レジスタ３２のSHフイールドま
たはRBフイールドから得られる。各構成要素
への特定の入力を選択するマルチプレクサ
（MUX）への各種入力は命令デコーダ（図示
せず）で決定される。命令デコーダは各種構成
要素で使用されるオペランドをそれぞれ選択す
る。各種オペレーシヨンでこうした構成要素へ
ゲートされるべきデータの特定のセグメントは
表２のところで説明した。命令デコーダがOP
コード・フイールドを監視し特別な場合はさら
に拡張OPコード（EO）フイールドも監視する
ことは当業者には容易に理解されるであろう。
マスク・回転命令の多くはこのEOフイールド
を含む（他のPRISM命令もEOフイールドを含
むものは多い）。 マスク・回転論理５６の主構成要素は４つあ
る。すなわち、回転部６０と、マスク生成ユニ
ツト６２と、挿入／組合せオペレーシヨンの目
的オペランドを取り出すためのマルチプレクサ
６４と、挿入／組合せ部６６である。挿入／組
合せ部６６はマスク生成ユニツト６２で生成さ
れたマスクの制御の下で、回転部６０及びマル
チプレクサ６４から得られるオペランドを組み
合わせる。 前にも説明したように回転部６０は循環桁送
りを遂行する（ビツト位置０からシフトアウト
するビツトはビツト位置３１へ再び挿入され
る）。回転部６０への入力は２つあり、１つは
回転されるべき実際のオペランドであり、これ
はマスク・回転命令については全て汎用レジス
タ・フアイル３０のレジスタRSに記憶されて
いる。回転部６０へのもう１つの入力は桁送り
量である。したがつてこの入力が、所望のビツ
ト境界合せを達成するのに必要なオペランドの
桁送りビツト数を示す。桁送り量は、即値桁送
りオペレーシヨンの場合は命令レジスタ３２の
SHフイールドに記憶され、そうでないときは
命令のRBフイールドで指定される汎用レジス
タのビツト27〜31に記憶されている。所与のオ
ペレーシヨンにおいて桁送り量を示すこれら２
つの領域のどちらをアクセスするかは、命令デ
コーダ及びマルチプレクサ６３で決定される。
マルチプレクサ６３は命令デコーダからの適切
な信号で付勢されて、ケーブル６１を介して所
望の桁送り量を回転部６０へゲートする。 第３図からわかるように、回転部６０の出力
はレジスタMQに記憶することもできるし、挿
入／組合せ部６６へ直接送ることもできる。挿
入／組合せ部６６においては、回転部６０の出
力がマスクの制御の下で、４つのオペランドの
うち、マルチプレクサ６４から挿入／組合せ部
へ入力される１つのオペランドと組み合わされ
るか、またはそれに挿入される。前にも説明し
たように、回転部６０の出力をレジスタMQま
たは挿入／組合せ部６６のいずれに送るかは、
OPマスク・回転命令のそれぞれの特定の定義
（コード）を検査することによつて容易に決定
できる。 次にマスク生成ユニツト６２について説明す
る。マスク生成ユニツト６２は主に左端定義部
と右端定義部から成る。こうした一般的な回路
構成により、大きく分けて２つの異なるタイプ
のマスクを構成できる。１つのタイプはマスク
使用回転命令で使用されるもので、それは次の
ような３つの部分から成る。すなわち、複数個
の１を両側に有する複数個の０、または複数個
の０を両側に有する複数個の１である。このタ
イプのマスクは、マスク使用回転命令に遭遇し
たときに、命令レジスタ３２のビツト21〜31の
マスク（Ｍ）フイールドで指定される。これら
のビツトの定義及び用途については表２のとこ
ろで説明した。マスク定義ビツト（MDB）で
あるビツト21は、そのマスクが複数個の１を両
側に有する複数個の０から成るのか、または複
数個の０を両側に有する複数個の１から成るの
かを示す。Ｍフイールドの残りの10ビツトはマ
スクの中央部の左端及び右端をそれぞれ指定す
る。 マスク生成ユニツト６２で生成される第２の
タイプのマスクは２つの部分から成り、これは
桁送命令と、回転・記憶命令に使用される。 第２のタイプのマスクは複数個の０の後に複
数個の１が続くものと、複数個の１の後に複数
個の０が続くものがある。これらの命令を用い
てSHフイールドまたはレジスタRBからマス
クが指定される。第１のタイプ及び第２のタイ
プのマスクは挿入／組合せ部６６においてはい
ずれも全く同様にして使用される。こうしてマ
スクが１のところは全て、回転部６０のビツト
（ソースオペランド）がその出力に挿入され、
マスクが０のところは全て、マルチプレクサ６
４のビツト（目的オペランド）がその出力に置
かれる。 マスク生成オペレーシヨンは他と比べれば直
接的である。実際のマスクの端部の指定は、コ
ンパイラを介するオペレーテイング・システム
またはプログラムによつて行なわれる。この指
定に関する情報が適切に生成されれば、それは
命令レジスタ３２のSHフイールドまたはレジ
スタRBにロードされる。所与の命令において
マスクデータの源はOPコードで決定され、そ
れに応じてマルチプロクサ７０のラインが適切
に付勢される。第１のタイプのマスク（３つの
部分から成る）の場合は、この情報は命令レジ
スタ３２のＭフイールドから得られ、それがマ
スクの左端と右端を指定する。回転・記憶命令
で使用される第２のタイプのマスク（２つの部
分から成る）の場合は、OPコードで決まるマ
ルチプレクサ７０の１本のラインだけが付勢さ
れる。 マスク生成ユニツト６２の左端定義デコーダ
７２はマスクの左端のビツト位置を定義するた
めにマスクフイールドのうちの５ビツト（左端
定義用）を復号する。復号された情報は左方マ
スク生成物７４へ送られてそこで左端の指定さ
れたマスクが生成される。左方マスク生成部７
４の出力は32ビツトフイールドである。それは
たとえば、複数の０の後に複数の１が続くスト
リングであつて、その左端のビツト位置が左端
定義デコーダ７２で指定されているものであ
る。 右端定義デコーダ７６及び右方マスク生成部
７８もこれと全く同様に機能し、右方マスク生
成部７８は、たとえば、複数の１の後に複数の
０が続くストリングであつて、その右端のビツ
ト位置が右端定義デコーダ７６で指定されてい
るもの、を出力する。したがつて左方マスク生
成部７４及び右方マスク生成部７８の出力は第
２のタイプのマスク（２つの部分から成る）で
ある。左方マスク生成部７４及び右方マスク生
成部７８の出力はマスク合成部８０で組み合わ
せられる。マスク合成部８０は32ビツトAND
回路程度の簡単なもので、これにより所望のマ
スクを生成する。複数の０を両側に有する複数
の１から複数の１を両側に有する複数の０へ変
更を行なう場合、単にインバータを通過させる
だけでよいので、これは簡単にできる。しか
も、出力を反転させる必要があるかどうかは命
令自身のOPコードで指定されるので命令デコ
ーダが容易にその決定を下すことができる。 左端定義用の回路または右端定義用の回路の
いずれか一方を活動化し、その出力と全て１ま
たは全て０とを組み合わせるだけで、容易に第
２のタイプのマスクが生成できる。こうして所
望の第２のタイプのマスクがマスク合成部８０
（したがつてマスク生成ユニツト６２）から出
力される。 マスク生成ユニツト６２の各構成要素の機能
は当業者にはよく知られたものである。最終的
に完成したマスクの生成は、回転部６０の機能
と同様、２ないし５の論理レベルで達成できる
ことに留意されたい。こうして、回転部６０で
遂行される機能とマスク生成ユニツト６２で遂
行される機能とを並列して進行させることがで
き、その結果、これに係る命令は単一のマシン
サイクルで実行できる。 次に第３図のマルチプレクサ６４について説
明する。マルチプレクサ６４は図に示すように
４つの入力を有する。命令デコーダに供給され
るOPコードによつてこれら４つの入力のうち
の１つが選択される。したがつて、回転された
データをレジスタRAの前の内容に挿入するよ
うな命令の場合は、マルチプレクサ６４の
（RA）入力が活動される。 回転されたデータをレジスタMQの前の内容
と組み合わせるような命令の場合は、そのため
の特定の入力が活動化される。挿入／組合せオ
ペレーシヨンの目的オペランドが複数の１から
成るフイールドであるのか複数の０から成るフ
イールドであるのかを、レジスタRSの状況ビ
ツト“０”が決定する様な命令（代数的桁送り
等）の場合は、マルチプレクサ６４のRSO入
力が活動化される。 回転されたワードを全て１のワードと組み合
わせるような命令の場合は、全ゼロ入力が活動
化される。 挿入／組合せ部６６は３入力の論理回路であ
る。これにより、ケーブル８２のビツト構成か
らは、マスクが１のところのビツト位置のビツ
トを出力し、ケーブル８４のビツト構成から
は、マスクが０のところのビツト位置のビツト
を出力することができる。この機能は２つの入
力（すなわちケーブル８２及びケーブル８４）
を有する32要素のマルチプレクサで遂行でき
る。このマルチプレクサにおいては、マスクの
制御の下でビツトに基づいて所望の選択が行な
われる。もちろん別なやり方でこれを行なうこ
ともできる。 レジスタＲ２は挿入／組合せ部６６の出力を
受諾する。オペレーシヨンの結果は、ほとん
ど、汎用レジスタ・フアイル３０のレジスタ
RAに送り返される。 第３図に示すマスク・回転論理５６はこれま
でに説明した命令を全て遂行できる。第３図の
マスク・回転論理５６の動作を容易に理解でき
るよう、以下に３つの基本的な命令に分類して
これを説明する。 初めに、マスク使用回転命令のうちの１つに
ついて説明する。マスク使用回転命令の代表的
なものは“即値回転・マスク挿入命令（Ｍ形
式）”である。この命令（以下RIMI命令とい
う）については前に詳しく説明した。RIMI命
令で与えられる制御フイールドはOPコードで
あつて、それは遂行すべき機能の項目及び各種
パラメータ（すなわちRSフイールド、RAフイ
ールド、SHフイールド、及びMASK）を定義
する。RIMI命令は、レジスタRSに記憶されて
いるデータ内の所与のフイールド（SHで指定
される）を、レジスタRAに現に記憶されてい
るワードの、MASKで定められるフイールド
へ挿入すべきことを指定するものである。 これは次のようにして達成される。汎用レジ
スタ・フアイル３０のレジスタRSがアクセス
されて回転部６０へ直接ゲートされる。これと
同時にSHフイールドが命令レジスタ３２から
アクセスされ、同様にケーブル６１を介して回
転部６０へゲートされる。前にも述べたように
ビツト21はマスク定義ビツト（MDB）であ
り、これはマスクの特性を指定する。ビツト22
〜31は５ビツトが左端定義用、残りの５ビツト
が右端定義用である。これらのビツトはマルチ
プレクサ７０を介してマスク生成ユニツト６２
へゲートされる。これらのオペレーシヨンにさ
らに並列して生じる第３のオペレーシヨンは汎
用レジスタ・フアイル３０のレジスタRAのア
クセスである。 レジスタRAの内容（RA）はマルチプレク
サ６４へゲートされる。これは前に説明した。
この時点での３つのオペランド（レジスタRA
の内容、回転部６０の出力、及びマスク生成ユ
ニツト６２で生成されるマスク）が、挿入／組
合せ部６６への入力である。挿入／組合せ部６
６の力はレジスタＲ２へ一時的に記憶され、次
に汎用レジスタ・フアイル３０のレジスタRA
へ戻される。 次に２番目の分類として桁送り命令の代表的
な命令である“左桁送り命令”について説明す
る。。この命令（以下SL命令という）の有効な
フイールドは基本OPコードフイールド、拡張
OPコードフイールド、RSフイールド、RAフ
イールド、及びRBフイールドである。基本OP
コードフイールド及び拡張オペコードフイール
ドは、遂行すべきオペレーシヨンが何であるか
を命令デコーダに示す。RSフイールドは桁送
りの対象となるワード（ソースオペランド）を
定める。RAフイールドは対象となるワードが
桁送りされるところの汎用レジスタを定める。
SL命令のRBフイールドで定められるRBレジ
スタのビツト27〜31のRBフイールドは桁送り
量を定める。 SL命令のオペレーシヨンはマスク・回転論
理５６では次のようにして遂行される。レジス
タRSに記憶されているデータが回転部６０へ
ゲートされ、レジスタRBに記憶されている桁
送り量がマルチプレクサ３６によつてケーブル
６１を介して回転部６０へゲートされる。この
桁送り量はケーブルを介してマスク生成ユニツ
ト６２にも送られる。この桁送り量はマスク生
成ユニツト６２のマルチプレクサ７０１の入力
の１つである。マルチプレクサ７０の２つの入
力のうちいずれを選択するかは、OPコードで
決定される。たとえばOPコードが左端の定義
されたマスク生成を要求するときは、この桁送
り量によつてマスク生成ユニツト６２で前述の
第２のタイプのマスク（２つの部分から成る）
が生成される。これらのオペレーシヨンと同時
に、レジスタRAの内容がマルチプレクサ６４
によつて選択され、挿入／組合せ部６６への３
つの入力が再び使用可能となる。即ち、レジス
タRAの内容、回転部６０の出力（レジスタRS
の前の内容を指定されたビツト数だけ桁送りし
たもの）、及びマスク生成ユニツト５６の生成
するマスクである。レジスタRSの内容を指定
されたビツト数だけシフトアウトされた分は、
挿入／組合せ部６６により、レジスタRAに入
れられる。こうしてオペレーシヨンの結果はレ
ジスタＲ２を介して汎用レジスタフアイル３０
のレジスタRAに戻される。 桁送り命令の場合は一般に、マルチプレクサ
６４の４つの入力は何れかがケーブル８４に出
力されそれが挿入／組合せに係るオペレーシヨ
ンの目的オペランドとなる。従つてそのワード
に、ケーブル８２のソースオペランドの指定部
分が挿入される。 最後３番目の分類として回転・記憶命令の１
つを例にとつて説明する。回転・記憶命令は前
にも説明した様に主記憶装置のデータの移動に
対して効果的なものであり、これを使用すれ
ば、CPUのタスク自身は働かないので、条件
コードをいちいち設定する必要もない。
ADRESSビツト RA＋４、及びMARKビツ
トの生成及び使用のような命令に必要なオペレ
ーシヨンの数はメモリ制御に当てはまり、マス
ク使用回転命令のオペレーシヨンには当てはま
らないが、回転及び記憶命令は、マスク・回転
論理５６を用いて達成できるシステムの機能の
１つのタイプである。 回転・記憶命令の代表的なものは“右回転・
更新記憶命令”であるこの命令（以下RRSU命
令という）は以下に示す有効なフイールドを提
供する。即ち、OPコード・フイールド、拡張
OPコードフイールド、RSフイールド、RAフ
イールド、及びRBフイールドである。OPコー
ドフイールド及び拡張OPコードフイールドは
夫々ビツト０〜５及びビツト21〜31である。こ
れらのOPコードフイールドが他の全ての命令
と同じように、マスク・回転論理５６のオペレ
ーシヨンシーケンスを制御する。レジスタRS
の内容は回転部６０にゲートされる。桁送り量
は汎用レジスタRBに記憶されているデータの
ビツト27〜31で決まる。桁送り量はケーブル６
１を介して回転部６０と、または命令デコータ
の制御の下で左端定義用もしくは右端定義用の
マルチプレクサ７０と、に同時にゲートされ
る。回転されたワードはレジスタMQに記憶さ
れる。この時点で、後の挿入／組合せオペレー
シヨンに備えて、レジスタMQの前の内容は何
らかの補助レジスタに保持される。 回転部６０の桁送りオペレーシヨンと並列し
て、桁送り量の制御の下でマスクが生成され
る。回転部６０から出力される回転されたワー
ドがケーブル８２を介して挿入／組合せ部６６
に送られると同時に、レジスタMQの前の内容
がケーブル８４を介して、マスクがケーブル８
６を介して、それぞれ挿入／組合せ部６６に送
られる。挿入／組合せ部６６の出力はレジスタ
Ｒ２に記憶される。しかしながら今度は、この
出力はレジスタRAには戻されないで代わり
に、命令デコーダの制御の下でアドレス生成回
路によつてレジスタRA＋４へ戻される。この
オペレーシヨンは本発明を構成するものではな
い。これと同時に更新されたアドレスRA＋４
自身はレジスタRAに記憶される。 回転及び記憶命令のグループの命令を複数組
み合わせて、主記憶装置内で、データストリン
グの長移動及びデータの再境界合せを行なう。
回転・記憶命令はマスク回転論理５６を使用す
る。 マークの記憶、使用及び解釈（従つて回転・
記憶命令のうちのあるものがこれに該当する）
は本発明を構成するものではない。前に説明し
た特定の命令に伴う定義（OPコード）で示さ
れるシステムメモリ制御によつてこうした特定
のマークが生成され、記憶され、利用される。 以上に説明した３つのタイプの命令は、マス
ク・回転論理５６の動作を説明するための例で
あり、マスク・回転論理５６は、勿論、他の
様々なマスク・回転命令を処理することができ
る。当業者ならば、他のあらゆる命令がマス
ク・回転論理５６でいかに遂行されるかは容易
に類推できるであろう。 ［発明の効果］ 以上説明した様に、本発明によれば、従来の命
令に比べてより短くかつ簡単な（従つて高速で効
率のよい）命令で、桁送り機能、組合せ機能、挿
入機能、及びビツト境界合せ機能を遂行する事が
できる。
第１図は本発明を実施し得るPRISMシステム
の構成例を示すブロツク図、第２図は第２Ａ図及
び第２Ｂ図の結合様式を示すブロツク図、第２Ａ
図及び第２Ｂ図はCPU１２の内部構成を示すブ
ロツク図、第３図はマスク・回転論理の内部構成
を示す図である。
の構成例を示すブロツク図、第２図は第２Ａ図及
び第２Ｂ図の結合様式を示すブロツク図、第２Ａ
図及び第２Ｂ図はCPU１２の内部構成を示すブ
ロツク図、第３図はマスク・回転論理の内部構成
を示す図である。
Claims (1)
- 【特許請求の範囲】 １ 単一マシンサイクルで実行できる基本命令の
命令セツトを有し、前記基本命令を記憶する記憶
手段と、該記憶手段から基本命令を取出すための
アドレス手段と、該アドレス手段によつて取出さ
れた基本命令を実行するためのALUと、該ALU
で使用されるオペランドを記憶し且つ同時にアク
セス可能な複数の汎用レジスタとを備えた計算機
システムにおいて、 オペコード・フイールド、ソースオペランドを
記憶するレジスタを規定するソースオペランド・
フイールドおよび上記ソースオペランドをシフト
するシフト量に関する情報を記憶するレジスタを
規定するシフト量フイールドを少なくとも含む、
単一マシンサイクルで実行可能なマスク・回転命
令を、遂行するための機構を、 前記シフト量フイールドから、または、前記マ
スク・回転命令に含まれる、マスクパターンを規
定する固有のマスク・フイールドから、Ｎビツト
（Ｎは１より大きい整数）のマスク・ワードを生
成する手段と、 Ｎビツトの前記ソース・オペランドを前記シフ
ト量だけ回転する回転手段と、 前記汎用レジスタのうちの１つからの入力、前
記ALUに関連するレジスタであつて、前回のマ
シンサイクルにおける前記回転手段の出力を記憶
するものからの入力、およびオール・ゼロまたは
オール１のＮビツト・ワードの入力を含む複数の
入力から、前記オペコード・フイールドに基づい
て、１つの入力を目的オペランドとして選択する
手段と、 前記マスクの所与のビツトが第１の論理値を有
する場合は前記目的オペランドの対応ビツトを維
持し、前記マスクの所与のビツトが第２に論理値
を有する場合は前記回転されたソースオペランド
の対応ビツトを維持するように、前記回転された
ソースオペランドと前記目的オペランドとを前記
マスクの制御下で組み合わせる手段と、 前記オペコード・フイールドに基づいて、Ｎビ
ツトの前記組合せ結果を、前記汎用レジスタのう
ちの１つ、または前記マスク・回転命令の固有の
戻しアドレス・フイールドによつて指定されたレ
ジスタに戻す手段とから構成し、 前記手段の各々を並行に動作させるようにした
ことを特徴とする命令処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/509,836 US4569016A (en) | 1983-06-30 | 1983-06-30 | Mechanism for implementing one machine cycle executable mask and rotate instructions in a primitive instruction set computing system |
| US509836 | 1995-08-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6014336A JPS6014336A (ja) | 1985-01-24 |
| JPH0135366B2 true JPH0135366B2 (ja) | 1989-07-25 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59115647A Granted JPS6014336A (ja) | 1983-06-30 | 1984-06-07 | 命令処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4569016A (ja) |
| EP (1) | EP0130380A3 (ja) |
| JP (1) | JPS6014336A (ja) |
Families Citing this family (108)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4747046A (en) * | 1985-06-28 | 1988-05-24 | Hewlett-Packard Company | Mechanism for comparing two registers and storing the result in a general purpose register without requiring a branch |
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