JPH0136131B2 - - Google Patents
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- JPH0136131B2 JPH0136131B2 JP15289681A JP15289681A JPH0136131B2 JP H0136131 B2 JPH0136131 B2 JP H0136131B2 JP 15289681 A JP15289681 A JP 15289681A JP 15289681 A JP15289681 A JP 15289681A JP H0136131 B2 JPH0136131 B2 JP H0136131B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は主記憶制御方法、特にベクトルユニツ
トを含んだ情報処理システムに応用して好適な主
記憶制御方法に関する。
トを含んだ情報処理システムに応用して好適な主
記憶制御方法に関する。
情報処理システムは一般に、主記憶装置
（MM）と該主記憶装置（MM）を利用する中央
処理装置（CPU）あるいはチヤネルプロセツサ
（CHP）と、これらCPU、CHPと前記MM
（Main Memory）の間を制御する記憶制御装置
（MCU）とを含んでなる。そして近年は、前記
CPU，CHP等に加えベクトルユニツト（VU）
が参列するようになつた。このVU（Vector
Unit）はいわゆるパイプライン処理によつて実
行されるものであり、多量のデータを超高速で処
理可能とする。このため、ベクトルユニツトVU
は前記CPU、CHPに比して前記MMの利用頻度
は極めて高くなる。そこで前記MCU内にはプラ
イオリテイ回路（PRIO）が設けられ、これら
VU、CPU、CHPに対する、MMの利用順位に
関するプライオリテイ（優先度）を決定してい
る。VUのMMに対する利用頻度は、CPU、
CHPに対するそれよりも遥かに大であることか
らMMのインタリーブを増やし、VUへのデータ
供給能力を大きくしているが、CPU、CHPに
MMのメモリサイクルを占有されるとVUの待ち
時間が長くなり全体として演算速度が余り上がら
ないこととなつた。
（MM）と該主記憶装置（MM）を利用する中央
処理装置（CPU）あるいはチヤネルプロセツサ
（CHP）と、これらCPU、CHPと前記MM
（Main Memory）の間を制御する記憶制御装置
（MCU）とを含んでなる。そして近年は、前記
CPU，CHP等に加えベクトルユニツト（VU）
が参列するようになつた。このVU（Vector
Unit）はいわゆるパイプライン処理によつて実
行されるものであり、多量のデータを超高速で処
理可能とする。このため、ベクトルユニツトVU
は前記CPU、CHPに比して前記MMの利用頻度
は極めて高くなる。そこで前記MCU内にはプラ
イオリテイ回路（PRIO）が設けられ、これら
VU、CPU、CHPに対する、MMの利用順位に
関するプライオリテイ（優先度）を決定してい
る。VUのMMに対する利用頻度は、CPU、
CHPに対するそれよりも遥かに大であることか
らMMのインタリーブを増やし、VUへのデータ
供給能力を大きくしているが、CPU、CHPに
MMのメモリサイクルを占有されるとVUの待ち
時間が長くなり全体として演算速度が余り上がら
ないこととなつた。
そこで、前記MCU内に前記プライオリテイ回
路PRIOに加えてインタフエース回路INTを設
け、CPU、CHPについては該INTを介して該
PRIOに至り、一方、ベクトルユニツトVUに関
しては随時該PRIOに直接アクセス可能とする方
式が採用されるようになつた。該INTにはCHP
専用にバツフアメモリを設け、CHPの８バイト
リクエストをPRIOに対してはCPUのロードリク
エストと同様に64バイトリクエストに変換するな
どして、PRIOに対するアクセスの頻度を減少さ
せる工夫をしている。ところが、CPU、CHPが
最大3τに１回の割合で（τは１マシンサイクル）
MMに対するストア・リクエストを行なえるのに
も拘らず、前記INTを介することから最大で5τ
に１回という割合に落ち込んでしまう。そうする
と、仮りにCPU、CHPが3τ／１回の割合でスト
ア・リクエストを上げたとすると、5τ／１回の割
合で処理していたのではオーバフローを生じてし
まうことになる。
路PRIOに加えてインタフエース回路INTを設
け、CPU、CHPについては該INTを介して該
PRIOに至り、一方、ベクトルユニツトVUに関
しては随時該PRIOに直接アクセス可能とする方
式が採用されるようになつた。該INTにはCHP
専用にバツフアメモリを設け、CHPの８バイト
リクエストをPRIOに対してはCPUのロードリク
エストと同様に64バイトリクエストに変換するな
どして、PRIOに対するアクセスの頻度を減少さ
せる工夫をしている。ところが、CPU、CHPが
最大3τに１回の割合で（τは１マシンサイクル）
MMに対するストア・リクエストを行なえるのに
も拘らず、前記INTを介することから最大で5τ
に１回という割合に落ち込んでしまう。そうする
と、仮りにCPU、CHPが3τ／１回の割合でスト
ア・リクエストを上げたとすると、5τ／１回の割
合で処理していたのではオーバフローを生じてし
まうことになる。
従つて本発明の目的は前記オーバーフローを排
除可能な主記憶制御方法を提案することである。
除可能な主記憶制御方法を提案することである。
上記目的に従い本発明は、CPU又はCHPから
MMに対しストア・リクエストを実行するに際
し、一連の該ストア・リクエストにそれぞれ付帯
する一連のストア・アドレスを監視し、第ｋ回目
のストア・リクエスト（ｋは自然数）に付帯する
ストア・アドレスADkと第（ｋ＋１）回目のスト
ア・リクエストに付帯するストア・アドレス
AD(k+1)とが連続アドレスであることが検知され
た場合、該第（ｋ＋１）回目のストア・リクエス
トをキヤンセルするとともに、第ｋ回目の前記ス
トア・リクエストの実行に引き続いて、該第ｋ回
目のストア・アドレスの末尾１ビツトを反転した
ストア・アドレスをもつて、前記第（ｋ＋１）回
目のストア・リクエストに対応するストアデータ
を前記主記憶装置にストアすることを特徴とする
ものである。
MMに対しストア・リクエストを実行するに際
し、一連の該ストア・リクエストにそれぞれ付帯
する一連のストア・アドレスを監視し、第ｋ回目
のストア・リクエスト（ｋは自然数）に付帯する
ストア・アドレスADkと第（ｋ＋１）回目のスト
ア・リクエストに付帯するストア・アドレス
AD(k+1)とが連続アドレスであることが検知され
た場合、該第（ｋ＋１）回目のストア・リクエス
トをキヤンセルするとともに、第ｋ回目の前記ス
トア・リクエストの実行に引き続いて、該第ｋ回
目のストア・アドレスの末尾１ビツトを反転した
ストア・アドレスをもつて、前記第（ｋ＋１）回
目のストア・リクエストに対応するストアデータ
を前記主記憶装置にストアすることを特徴とする
ものである。
以下図面に従つて本発明を説明する。
第１Ａ図は一般的な情報処理システムの第１例
を示すブロツク図である。本図において、１１は
主記憶装置（MM）、１２は記憶制御装置
（MCU）、１３は中央処理装置（CPU）、１４は
チヤネルプロセツサ（CHP）、１５はベクトルユ
ニツト（VU）である。これらCPU１３、CHP
１４、VU１５は競合してMM１１を利用する。
そこで、MCU１２内のプライオリテイ回路
（PRIO）１６が、MM利用の競合に対して交通
整理を行なう。この場合の交通整理の一例は、 というパターンである。これによると、PRIO１
６は、CPU１３又はCHP１４からストア・リク
エストがあれば４回に１回はMM１１の専有を明
け渡さなければならず、CPU、CHPに妨げられ
てVUへのデータ供給のスループツトが上がらな
い。
を示すブロツク図である。本図において、１１は
主記憶装置（MM）、１２は記憶制御装置
（MCU）、１３は中央処理装置（CPU）、１４は
チヤネルプロセツサ（CHP）、１５はベクトルユ
ニツト（VU）である。これらCPU１３、CHP
１４、VU１５は競合してMM１１を利用する。
そこで、MCU１２内のプライオリテイ回路
（PRIO）１６が、MM利用の競合に対して交通
整理を行なう。この場合の交通整理の一例は、 というパターンである。これによると、PRIO１
６は、CPU１３又はCHP１４からストア・リク
エストがあれば４回に１回はMM１１の専有を明
け渡さなければならず、CPU、CHPに妨げられ
てVUへのデータ供給のスループツトが上がらな
い。
そこでインタフエース回路を導入することが考
えられた。このインタフエース回路は前述のごと
く、CHPに対してバツフアメモリを設けるなど
してアクセス頻度を減らしている。第１Ｂ図は一
般的な情報処理システムの第２例を示すブロツク
図であり、記憶制御装置（MCU）１２内にさら
に、前記のインタフエース回路（INT）１７を
設ける。このようにして、ベクトルユニツトVU
１５のスループツトを向上させる。ところがこの
INT１７の存在により、CPU１３、CHP１４に
関する処理速度は低下してしまう。
えられた。このインタフエース回路は前述のごと
く、CHPに対してバツフアメモリを設けるなど
してアクセス頻度を減らしている。第１Ｂ図は一
般的な情報処理システムの第２例を示すブロツク
図であり、記憶制御装置（MCU）１２内にさら
に、前記のインタフエース回路（INT）１７を
設ける。このようにして、ベクトルユニツトVU
１５のスループツトを向上させる。ところがこの
INT１７の存在により、CPU１３、CHP１４に
関する処理速度は低下してしまう。
第２図は第１Ｂ図の情報処理システムにおいて
ストア・リクエストの処理速度が低下することを
説明するためのタイムチヤートであり、同図Ａは
CPU１３とINT１７との間の制御を示すタイム
チヤート、同図ＢはINT１７とPRIO１６との間
の制御を示すタイムチヤートであつて、これら２
つの制御は各々シエイクハンド形式のもとで行わ
れるものである。本図のＡ欄は例えばCPU１３
に関し、3τ／１回の割合でストア・リクエストの
実行が可能であることを示し、例えば第１Ａ図の
システムにおける動作がこれに当る。先ずのタ
イミングでストア・リクエストがCPUより送出
されるとMCUに至るまでのいわゆる装置間転送
で1τを経過し、その受付け通知ACPTをMCUが
発し、CPUに届くまでに2τを経過する。そして、
第１Ｂ図のシステムにおいて、例えばCPU１３
とINT１７との間の第１段階およびINT１７と
PRIO１６との間の第２段階についてみると、該
第１段階での平均的スループツトが例えば3τ／１
回であり、該第２段階での平均的スループツトが
例えば5τ／１回であるとすると、全体としてのス
ループツトは低い方の5τ／１回で定まつてしまう
ことになる。このことを表わしたのが本図のＢ欄
である。なおMMGOは主記憶装置起動を表わ
し、又、マシンサイクルτのうち黒丸を付したτ〓
は論理を単純化するために挿入したダミーサイク
ルである。このMMGOは、2τかけてINT１７へ
転送されている。
ストア・リクエストの処理速度が低下することを
説明するためのタイムチヤートであり、同図Ａは
CPU１３とINT１７との間の制御を示すタイム
チヤート、同図ＢはINT１７とPRIO１６との間
の制御を示すタイムチヤートであつて、これら２
つの制御は各々シエイクハンド形式のもとで行わ
れるものである。本図のＡ欄は例えばCPU１３
に関し、3τ／１回の割合でストア・リクエストの
実行が可能であることを示し、例えば第１Ａ図の
システムにおける動作がこれに当る。先ずのタ
イミングでストア・リクエストがCPUより送出
されるとMCUに至るまでのいわゆる装置間転送
で1τを経過し、その受付け通知ACPTをMCUが
発し、CPUに届くまでに2τを経過する。そして、
第１Ｂ図のシステムにおいて、例えばCPU１３
とINT１７との間の第１段階およびINT１７と
PRIO１６との間の第２段階についてみると、該
第１段階での平均的スループツトが例えば3τ／１
回であり、該第２段階での平均的スループツトが
例えば5τ／１回であるとすると、全体としてのス
ループツトは低い方の5τ／１回で定まつてしまう
ことになる。このことを表わしたのが本図のＢ欄
である。なおMMGOは主記憶装置起動を表わ
し、又、マシンサイクルτのうち黒丸を付したτ〓
は論理を単純化するために挿入したダミーサイク
ルである。このMMGOは、2τかけてINT１７へ
転送されている。
そこで本発明は最大3τ／１回の割合でアクセス
を生ずるものが、5τ／１回という割合に引き下げ
られてしまつたことによるアクセスの不足分を、
特別のアクセス手法によつてカバーするものとす
る。この特別のアクセス手法によれば、5τ／１回
というアクセスの割合が6τ／２回という割合に引
き上げられる。これはストア・アドレスの連続性
に着目したものであり、ストア・アドレスが連続
していることが分ればば次のストア・リクエスト
に付帯するストア・アドレスAD(k+1)が、予め先
のストア・リクエストの実行時に決定されている
故、先のストア・リクエストについてなした第２
図Ｂの動作と全く同じことを今回のストア・リク
エストについても繰り返す必要はなく、部分的に
処理の流れを省略することができる。この省略に
基づく時間の余裕を、前述したオーバーフローの
カバーに当てれば良い。
を生ずるものが、5τ／１回という割合に引き下げ
られてしまつたことによるアクセスの不足分を、
特別のアクセス手法によつてカバーするものとす
る。この特別のアクセス手法によれば、5τ／１回
というアクセスの割合が6τ／２回という割合に引
き上げられる。これはストア・アドレスの連続性
に着目したものであり、ストア・アドレスが連続
していることが分ればば次のストア・リクエスト
に付帯するストア・アドレスAD(k+1)が、予め先
のストア・リクエストの実行時に決定されている
故、先のストア・リクエストについてなした第２
図Ｂの動作と全く同じことを今回のストア・リク
エストについても繰り返す必要はなく、部分的に
処理の流れを省略することができる。この省略に
基づく時間の余裕を、前述したオーバーフローの
カバーに当てれば良い。
ストア・アドレスが連続しているか否かはアド
レスADkおよびAD(k+1)の間で両最下位ビツトが
不一致および該最下位ビツト以外の両全ビツトが
一致という２条件によつて簡単に発見できる。こ
の一致は後述する一致フラグを“０”から“１”
へ切り換える。この連続性の発見を簡単に説明す
ると、アドレス１１０〓と１１１〓は連続、ある
いは１０１〓と１００〓も連続ということにな
る。なお・を付したビツトが前記の最下位ビツト
である。又、このような連続性を有するとき、先
回のアドレスADkから今回のアドレスAD(k+1)を
再生することは、単なるビツト反転操作により極
めて容易である。
レスADkおよびAD(k+1)の間で両最下位ビツトが
不一致および該最下位ビツト以外の両全ビツトが
一致という２条件によつて簡単に発見できる。こ
の一致は後述する一致フラグを“０”から“１”
へ切り換える。この連続性の発見を簡単に説明す
ると、アドレス１１０〓と１１１〓は連続、ある
いは１０１〓と１００〓も連続ということにな
る。なお・を付したビツトが前記の最下位ビツト
である。又、このような連続性を有するとき、先
回のアドレスADkから今回のアドレスAD(k+1)を
再生することは、単なるビツト反転操作により極
めて容易である。
第３図は、本発明による方法によれば、5τ／１
回のアクセスを6τ／２回に増大できることを図解
的に説明するためのタイムチヤートであり、同図
ＡはCPU１３とINT１７との間の制御を示すタ
イムチヤート、同図ＢはINT１７とPRIO１６と
の間の制御を示すタイムチヤートであつて、これ
ら２つの制御は各々シエイクハンド形式のもとで
行われるものである。このタイムチヤートのＡ欄
は前記第２図のＡ欄と同じであるが、Ｂ欄を参照
すると6τ（−）の間に２回のMMGOがINT
１７に上がつていることが分る。これは前述した
一致フラグ（図中点線のＦ）の検出（論理“１”
の検出）のもとでは、図示する±１番地の操作
だけで、のリクエストに引続くリクエストを実
行可能である。ここにいう±１番地の操作と
は、上述した最下位ビツトの“単なるビツト反転
操作”に相当する。
回のアクセスを6τ／２回に増大できることを図解
的に説明するためのタイムチヤートであり、同図
ＡはCPU１３とINT１７との間の制御を示すタ
イムチヤート、同図ＢはINT１７とPRIO１６と
の間の制御を示すタイムチヤートであつて、これ
ら２つの制御は各々シエイクハンド形式のもとで
行われるものである。このタイムチヤートのＡ欄
は前記第２図のＡ欄と同じであるが、Ｂ欄を参照
すると6τ（−）の間に２回のMMGOがINT
１７に上がつていることが分る。これは前述した
一致フラグ（図中点線のＦ）の検出（論理“１”
の検出）のもとでは、図示する±１番地の操作
だけで、のリクエストに引続くリクエストを実
行可能である。ここにいう±１番地の操作と
は、上述した最下位ビツトの“単なるビツト反転
操作”に相当する。
第４図はストア・アドレスの連続性を検出する
ための一ハードウエア例を示すブロツク図であ
る。本図においてADは各ストア・リクエストに
付帯するストア・アドレスであり、理論的には最
大3τ／１回という割合で発生し得る。そこで、こ
れを前述したアドレスの連続性に着目して、本
来、PRIO回路１６が5τ／１回という割合で処理
するものを6τ／２回へと増大する（なお、アドレ
スの連続性は例えば、いわゆるムーブ命令等で顕
著である）。このため一旦入力レジスタ４１へス
トアしたアドレスADを、アドレス・キユー４２
でバツフアしてストアする。アドレス・キユー４
２は縦属接続のレジスタ４２―１，４２―２…４
２―ｎからなる。ここで、第ｋ回のストア・リク
エストに係るアドレスADkと第（ｋ＋１）回のス
トア・リクエストに係るアドレスAD(k+1)との間
の連続性は、比較回路４３で行なう。この比較回
路４３はストア・アドレス・ビツト（00〜28）に
関し、ビツト（00〜27）と（28）の検査を行な
う。つまり、先回のストア・リクエストに係るア
ドレスADk（レジスタ４２―１にストアされてい
る）と今回のストア・リクエストに係るアドレス
AD(k+1)（レジスタ４１にストアされている）との
間の両ビツトすなわち（00〜27）kおよび（00〜
27）(k+1)と（28）kおよび（28）k+1の一致・不一致を
見る。ビツト（00〜27）について一致であり且つ
（28）について不一致なら一致フラグＦを“１”
とし、アドレスの連続性があることを表示する。
なお比較回路４３は、ビツト（00〜27）と（28）
とに分けてEOR（―Ｖ）操作を加えるものである。
又、各レジスタ４２―１，４２―２…４２―ｎに
はバリツド・フラグＶ（Ｖ１，Ｖ２…Vo）も付さ
れている。
ための一ハードウエア例を示すブロツク図であ
る。本図においてADは各ストア・リクエストに
付帯するストア・アドレスであり、理論的には最
大3τ／１回という割合で発生し得る。そこで、こ
れを前述したアドレスの連続性に着目して、本
来、PRIO回路１６が5τ／１回という割合で処理
するものを6τ／２回へと増大する（なお、アドレ
スの連続性は例えば、いわゆるムーブ命令等で顕
著である）。このため一旦入力レジスタ４１へス
トアしたアドレスADを、アドレス・キユー４２
でバツフアしてストアする。アドレス・キユー４
２は縦属接続のレジスタ４２―１，４２―２…４
２―ｎからなる。ここで、第ｋ回のストア・リク
エストに係るアドレスADkと第（ｋ＋１）回のス
トア・リクエストに係るアドレスAD(k+1)との間
の連続性は、比較回路４３で行なう。この比較回
路４３はストア・アドレス・ビツト（00〜28）に
関し、ビツト（00〜27）と（28）の検査を行な
う。つまり、先回のストア・リクエストに係るア
ドレスADk（レジスタ４２―１にストアされてい
る）と今回のストア・リクエストに係るアドレス
AD(k+1)（レジスタ４１にストアされている）との
間の両ビツトすなわち（00〜27）kおよび（00〜
27）(k+1)と（28）kおよび（28）k+1の一致・不一致を
見る。ビツト（00〜27）について一致であり且つ
（28）について不一致なら一致フラグＦを“１”
とし、アドレスの連続性があることを表示する。
なお比較回路４３は、ビツト（00〜27）と（28）
とに分けてEOR（―Ｖ）操作を加えるものである。
又、各レジスタ４２―１，４２―２…４２―ｎに
はバリツド・フラグＶ（Ｖ１，Ｖ２…Vo）も付さ
れている。
第５図は本発明の方法を実施する場合のプライ
オリテイ回路の一構成例を示すブロツク図であ
る。本図において５１は連続処理回路であり、第
４図に例示した、インタフエース回路INT内の
連続検出回路と協働する。５２は論理回路、５３
はリクエスト受付レジスタ群である。これらレジ
スタ群５３は、CPU、CHPではなく、前記ベク
トルユニツトVUからのストア・リクエスト群で
ある。論理回路５２は回路５１系からのCPU、
CHPに関するアクセス要求とレジスタ群５３系
からのVUに関するアクセス要求等を受け付け、
プライオリテイのチエツクならびにビジー・チエ
ツク（MM起動が可能か否かの検査）を行なつ
て、MMGO（主記憶装置起動信号）ならびに付
帯するアドレスADを送出する。
オリテイ回路の一構成例を示すブロツク図であ
る。本図において５１は連続処理回路であり、第
４図に例示した、インタフエース回路INT内の
連続検出回路と協働する。５２は論理回路、５３
はリクエスト受付レジスタ群である。これらレジ
スタ群５３は、CPU、CHPではなく、前記ベク
トルユニツトVUからのストア・リクエスト群で
ある。論理回路５２は回路５１系からのCPU、
CHPに関するアクセス要求とレジスタ群５３系
からのVUに関するアクセス要求等を受け付け、
プライオリテイのチエツクならびにビジー・チエ
ツク（MM起動が可能か否かの検査）を行なつ
て、MMGO（主記憶装置起動信号）ならびに付
帯するアドレスADを送出する。
ところで、前記連続処理回路５１は、第４図に
示した一致フラグＦおよびアドレスADを受信
し、セレクトゲート５１―１および５１―２にそ
れぞれ入力する。このセレクトゲートは通常はア
ドレスAD側を開とする。つまり、レジスタＦ，
ＲおよびＶには、そのまま第４図の一致フラグ、
アドレス（00〜28）およびバリツド・フラグＶの
内容が入る。このバリツド・フラグは当該アドレ
スに係るストア・リクエストの有効／無効を表示
するものであり、通常は有効（“１”）である。
示した一致フラグＦおよびアドレスADを受信
し、セレクトゲート５１―１および５１―２にそ
れぞれ入力する。このセレクトゲートは通常はア
ドレスAD側を開とする。つまり、レジスタＦ，
ＲおよびＶには、そのまま第４図の一致フラグ、
アドレス（00〜28）およびバリツド・フラグＶの
内容が入る。このバリツド・フラグは当該アドレ
スに係るストア・リクエストの有効／無効を表示
するものであり、通常は有効（“１”）である。
ここで、一致フラグＦに論理“１”が入つてき
たとする。すると、このときはレジスタＦに
“１”が入り、セレクト信号Ｓ（“１”）は、セレク
トゲート５１―１，５１―２を前記モードと逆の
モードに切り換える。すると、セレクトゲート５
１―２は、先回のアドレスの最下位ビツト（ビツ
ト28）のみを単純にビツト反転した（インバータ
５５による）ビツトを再びレジスタＲへ戻す。こ
れが第（ｋ＋１）回目のストア・リクエストに係
るアドレスとなり、アドレスADkをもとに隣接ア
ドレスADk+1が即座に得られることになる。この
とき、一致フラグはインバータ５４により強制的
に零リセツトされてゲート５１―１よりレジスタ
Ｆに戻される。そして、今回（ｋ＋１）のスト
ア・リクエストはキヤンセルされなければならな
いから、バリツド・フラグＶもNANDゲート５
６により強制的に“０”に変換される。従つて第
ｋ回のストア・リクエストで見かけ上２つの連続
したアドレスについてのストア・アクセスを処理
したことになる（第３図のＢ参照）。
たとする。すると、このときはレジスタＦに
“１”が入り、セレクト信号Ｓ（“１”）は、セレク
トゲート５１―１，５１―２を前記モードと逆の
モードに切り換える。すると、セレクトゲート５
１―２は、先回のアドレスの最下位ビツト（ビツ
ト28）のみを単純にビツト反転した（インバータ
５５による）ビツトを再びレジスタＲへ戻す。こ
れが第（ｋ＋１）回目のストア・リクエストに係
るアドレスとなり、アドレスADkをもとに隣接ア
ドレスADk+1が即座に得られることになる。この
とき、一致フラグはインバータ５４により強制的
に零リセツトされてゲート５１―１よりレジスタ
Ｆに戻される。そして、今回（ｋ＋１）のスト
ア・リクエストはキヤンセルされなければならな
いから、バリツド・フラグＶもNANDゲート５
６により強制的に“０”に変換される。従つて第
ｋ回のストア・リクエストで見かけ上２つの連続
したアドレスについてのストア・アクセスを処理
したことになる（第３図のＢ参照）。
なお第（ｋ＋１）回目のストア・リクエストに
対応するストアデータは第ｋ回目のストア・リク
エストに対応するストアデータが送られるのに引
き続いて送られる。すなわち、一致フラグＦを伴
う第ｋ回目のストア・リクエストに対応するスト
アデータを送るタイミングを第ｋ回目のリクエス
トに対するMMGOからＮクロツク目とすると、
第（ｋ＋１）回目のストアデータは第（ｋ＋１）
回目のMMGOからＮクロツク目に送られる。
対応するストアデータは第ｋ回目のストア・リク
エストに対応するストアデータが送られるのに引
き続いて送られる。すなわち、一致フラグＦを伴
う第ｋ回目のストア・リクエストに対応するスト
アデータを送るタイミングを第ｋ回目のリクエス
トに対するMMGOからＮクロツク目とすると、
第（ｋ＋１）回目のストアデータは第（ｋ＋１）
回目のMMGOからＮクロツク目に送られる。
以上説明したように本発明によれば従来の5τ／
１回の割合を6τ／２回の割合に引上げてアクセス
処理可能となり、ベクトルユニツトと通常の
CPU等が協働するシステムに応用してその効果
は大である。
１回の割合を6τ／２回の割合に引上げてアクセス
処理可能となり、ベクトルユニツトと通常の
CPU等が協働するシステムに応用してその効果
は大である。
第１Ａ図は一般的な情報処理システムの第１例
を示すブロツク図、第１Ｂ図は一般的な情報処理
システムの第２例を示すブロツク図、第２図は第
１Ｂ図の情報処理システムにおいてストア・リク
エストの処理速度が低下することを説明するため
のタイムチヤート、第３図は、本発明による方法
によれば、5τ／１回のアクセスを6τ／２回に増大
できることを図解的に説明するためのタイムチヤ
ート、第４図はストア・アドレスの連続性を検出
するための一ハードウエア例を示すブロツク図、
第５図は本発明の方法を実施する場合のプライオ
リテイ回路の一構成例を示すブロツク図である。 １１…主記憶装置、１２…記憶制御装置、１３
…中央処理装置、１４…チヤネルプロセツサ、１
５…ベクトルユニツト、１６…プライオリテイ回
路、１７…インタフエース回路、４２…アドレ
ス・キユー、４３…比較回路。
を示すブロツク図、第１Ｂ図は一般的な情報処理
システムの第２例を示すブロツク図、第２図は第
１Ｂ図の情報処理システムにおいてストア・リク
エストの処理速度が低下することを説明するため
のタイムチヤート、第３図は、本発明による方法
によれば、5τ／１回のアクセスを6τ／２回に増大
できることを図解的に説明するためのタイムチヤ
ート、第４図はストア・アドレスの連続性を検出
するための一ハードウエア例を示すブロツク図、
第５図は本発明の方法を実施する場合のプライオ
リテイ回路の一構成例を示すブロツク図である。 １１…主記憶装置、１２…記憶制御装置、１３
…中央処理装置、１４…チヤネルプロセツサ、１
５…ベクトルユニツト、１６…プライオリテイ回
路、１７…インタフエース回路、４２…アドレ
ス・キユー、４３…比較回路。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも主記憶装置と、該主記憶装置に対
して記憶制御装置を介してストア・リクエストを
発生する中央処理装置等とを備え、かつ、該記憶
制御装置は、該中央処理装置等の側に設けられる
インタフエース回路および前記主記憶装置の利用
順位に関する優先度を決定するプライオリテイ回
路を含むとともに、前記中央処理装置等と前記イ
ンタフエース回路との間の制御および該インタフ
エース回路と前記プライオリテイ回路との間の制
御がそれぞれシエイクハンド形式のもとで行われ
る情報処理システムにおいて、 前記中央処理装置等が前記主記憶装置に対して
前記ストア・リクエストを実行するに際し、一連
の該ストア・リクエストにそれぞれ付帯する一連
のストア・アドレスの連続性を監視し、第ｋ（ｋ
は自然数）回目の該ストア・リクエストに付帯す
るストア・アドレスADkと第（ｋ＋１）回目の該
ストア・リクエストに付帯するストア・アドレス
AD(k+1)とが連続であることが検出されたとき、
該（ｋ＋１）回目のストア・リクエストをキヤン
セルするとともに、第ｋ回目の前記ストア・リク
エストの実行に引き続いて、該第ｋ回目のスト
ア・アドレスの末尾１ビツトを反転したストア・
アドレスをもつて、前記第（ｋ＋１）回目のスト
ア・リクエストに対応するストアデータを前記主
記憶装置にストアすることを特徴とする主記憶制
御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15289681A JPS5854477A (ja) | 1981-09-29 | 1981-09-29 | 主記憶制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15289681A JPS5854477A (ja) | 1981-09-29 | 1981-09-29 | 主記憶制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854477A JPS5854477A (ja) | 1983-03-31 |
| JPH0136131B2 true JPH0136131B2 (ja) | 1989-07-28 |
Family
ID=15550494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15289681A Granted JPS5854477A (ja) | 1981-09-29 | 1981-09-29 | 主記憶制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854477A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136874A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | ベクトル処理装置 |
| GB8401804D0 (en) * | 1984-01-24 | 1984-02-29 | Int Computers Ltd | Data storage apparatus |
-
1981
- 1981-09-29 JP JP15289681A patent/JPS5854477A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5854477A (ja) | 1983-03-31 |
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